چرا نیمه‌هادی‌های GaN و SiC قوانین سنتی طراحی PCB را در سال ۱۴۰۵ دگرگون کرده‌اند؟
نیمه‌هادی‌های باندپهن (Wide Bandgap) شامل گالیم نیترید (GaN) و سیلیکون کارباید (SiC) با نرخ سوئیچینگ ولتاژ بیش از ۱۰۰ ولت بر نانوثانیه ($dv/dt > 100\text{ V/ns}$) و نرخ جهش جریان فراتر از ۵ آمپر بر نانوثانیه ($di/dt > 5\text{ A/ns}$) عمل می‌کنند؛ سرعتی که سبب می‌شود اندوکتانس پارازیتی مسیرهای مسی حتی در حد ۱ نانوهانری، جهش‌های ولتاژی مخربی ایجاد کرده و گیت ترانزیستور را در کسری از میکروثانیه بسوزاند. در سال ۱۴۰۵، عبور از ترانزیستورهای ماسفت و IGBT سیلیکونی و مهاجرت به قطعات GaN و SiC به جریان اصلی طراحی منابع تغذیه سوئیچینگ (SMPS)، شارژرهای پرتوان خودروهای برقی (On-Board Chargers)، اینورترهای خورشیدی و درایورهای موتور صنعتی با چگالی توان فوق‌بالا تبدیل شده است. با این حال، تکرار روش‌های متداول چیدمان بردهای سیلیکونی در مدارهای GaN/SiC، پرهزینه‌ترین اشتباهی است که یک مهندس سخت‌افزار می‌تواند مرتکب شود.
بر خلاف ماسفت‌های سنتی سیلیکون که به دلیل بار بازیابی معکوس بدنه ($Q_{rr}$) و ظرفیت خازنی ورودی بالا ($C_{iss}$) با سرعت‌های زیر ۱۰ ولت بر نانوثانیه سوئیچ می‌کردند، ساختار کریستالی GaN فاقد پیوند p-n مرسوم در دیود بدنه است و بار بازیابی معکوس آن عملاً صفر ($Q_{rr} = 0$) است. این ویژگی، تلفات سوئیچینگ را به شدت کاهش می‌دهد، اما در ازای آن، فرکانس‌های کاری مدار را از محدوده ۱۰۰ کیلوهرتز به بالای ۱ تا ۵ مگاهرتز سوق می‌دهد. در چنین فرکانس‌هایی، تریس‌های PCB دیگر صرفاً اتصالات هادی نیستند، بلکه خطوط انتقالی با رفتار القایی و خازنی غالب محسوب می‌شوند.
جدول زیر مقایسه پارامترهای فیزیکی و رفتاری سیلیکون، GaN و SiC را بر اساس دیتاشیت‌های صنعتی نشان می‌دهد:
| مشخصه فیزیکی و الکتریکی | سیلیکون (Si) | گالیم نیترید (GaN) | سیلیکون کارباید (4H-SiC) | تاثیر مستقیم بر طراحی برد مدار چاپی (PCB) |
|---|---|---|---|---|
| شکاف انرژی (Bandgap) | 1.12 eV | 3.4 eV | 3.26 eV | تحمل دمای کاری بالاتر و ولتاژ شکست میدان الکتریکی قوی‌تر |
| میدان الکتریکی شکست ($E_{crit}$) | 0.3 MV/cm | 3.3 MV/cm | 2.5 MV/cm | ابعاد تراشه تا ۱۰ برابر کوچک‌تر و نیاز به پدهای Fine-Pitch |
| بار بازیابی معکوس ($Q_{rr}$) | متوسط تا بالا | صفر ($Q_{rr} = 0$) | فوق‌العاده ناچیز | حذف ریورس ریکاوری و امکان سوئیچینگ فرکانس بالا تا چند مگاهرتز |
| نرخ تغییر ولتاژ ($dv/dt$) نامی | 5 تا 20 V/ns | 50 تا 150+ V/ns | 30 تا 100 V/ns | تشعشع شدید نویز الکترومغناطیسی (EMI) و تزریق نویز خازنی |
| نرخ تغییر جریان ($di/dt$) نامی | 0.5 تا 1 A/ns | 3 تا 10+ A/ns | 2 تا 8 A/ns | جهش‌های ولتاژی القایی مرگبار حتی با کمترین اندوکتانس مسیر |
| حداکثر ولتاژ مجاز گیت ($V_{GS}$) | -20V تا +20V | -1.4V تا +6.0V | -4V تا +22V | حاشیه امنیت بسیار باریک گیت GaN (تنها ۶ ولت) و خطر سوختن آنی |
تجربه تلخ بسیاری از تیم‌های مهندسی در راه‌اندازی اولین پروتوتایپ‌های GaN این است که به محض افزایش ولتاژ ورودی به محدوده نامی، هاف‌بریج با صدای جرقه منفجر می‌شود یا گیت ترانزیستور اتصال کوتاه می‌گردد. با توجه به قیمت ۱۵ تا ۵۰ دلاری هر ترانزیستور GaN و آسیب دیدن آی‌سی درایور در اثر این حادثه، یک چرخه آزمایش ناموفق ناشی از خطای چیدمان PCB می‌تواند هفته‌ها زمان پروژه را هدر داده و میلیون‌ها تومان خسارت روی دست تیم سخت‌افزار بگذارد.
کالبدشکافی اندوکتانس‌های پارازیتی؛ سه حلقه بحرانی در مدار سوئیچینگ GaN
عملکرد پایدار و ایمن ترانزیستورهای سوئیچینگ فرکانس بالا به مهار دقیق سه اندوکتانس وابسته است: اندوکتانس حلقه قدرت ($L_{power}$)، اندوکتانس حلقه درایور گیت ($L_{gate}$) و اندوکتانس سورس مشترک ($L_{CS}$ یا CSI)؛ که هر سه از هندسه هادی‌های مسی و ویاهای PCB سرچشمه می‌گیرند. بر اساس قانون القای فارادی، هرگونه تغییر در جریان هادی مسی ولتاژ گذرا ایجاد می‌کند که رابطه آن به صورت زیر تعریف می‌شود:
$$V_{spike} = L \cdot \frac{di}{dt}$$
اگر در یک مدار هاف‌بریج GaN با ولتاژ باس ۴۰۰ ولت، جریان ۲۰ آمپر در مدت ۲ نانوثانیه تغییر کند ($di/dt = 10\text{ A/ns}$)، حتی وجود یک اندوکتانس ناچیز ۲ نانوهانری در تریس‌های PCB جهش ولتاژی معادل ۲۰ ولت روی پین‌های نیمه‌هادی تولید خواهد کرد:
$$V_{spike} = 2 \times 10^{-9} \times \frac{20}{2 \times 10^{-9}} = 20\text{ V}$$
این جهش ۲۰ ولتی به ولتاژ ۴۰۰ ولت باس اضافه شده و به ۴۲۰ ولت می‌رسد؛ اما فاجعه اصلی در بخش گیت رخ می‌دهد. از آنجا که آستانه گیت ترانزیستورهای GaN تقویت‌شده (E-HEMT) معمولاً ۱.۴ ولت بوده و حداکثر ولتاژ تخریب گیت-سورس ($V_{GS(max)}$) فقط ۶.۰ ولت است، القای تنها چند ولت نوسان روی گیت می‌تواند اکسید گیت را سوراخ کرده و المان را برای همیشه نابود کند.
[+ V_BUS] ──────┬──────────────────────────────────┐
│ │
[C_decoupling] [High-Side GaN]
│ │
PGND ────────────[SW Node]──────────┤
│
[Low-Side GaN]
│
Kelvin Source ───┬───┴─── Power Source (GND)
│
[Gate Driver]
۱. حلقه قدرت (High-Frequency Power Loop)
حلقه قدرت شامل خازن‌های دکوپلینگ فرکانس بالای ورودی، ترانزیستور بالایی (High-Side)، ترانزیستور پایینی (Low-Side) و مسیر برگشت زمین است. مساحت این حلقه در صفحه دوبعدی و سه‌بعدی برد مستقیماً تعیین‌کننده اندوکتانس سرگردان آن است. وجود اندوکتانس در این مسیر، علاوه بر ایجاد اضافه ولتاژ روی سوئیچ‌ها در لحظه خاموش شدن، باعث نوسان زنگ‌مانند (Ringing) فرکانس بالا (بین ۱۰۰ تا ۳۰۰ مگاهرتز) در نود سوئیچ می‌شود که استانداردهای سازگاری الکترومغناطیسی (EMC) را نقض می‌کند.
۲. حلقه درایور گیت (Gate Drive Loop)
حلقه گیت از خروجی آی‌سی درایور، مقاومت گیت ($R_g$)، پد گیت ترانزیستور، پد سورس و مسیر برگشت به زمین درایور تشکیل می‌شود. اگر اندوکتانس این حلقه کنترل نشود، با خازن ورودی گیت ($C_{iss}$) یک مدار رزونانس RLC با ضریب کیفیت (Q) بالا تشکیل می‌دهد. این رزونانس منجر به نوسان شدید ولتاژ گیت می‌شود؛ پدیده‌ای که می‌تواند باعث روشن شدن ناخواسته ترانزیستور (False Turn-On) در لحظه خاموشی گردد.
۳. اندوکتانس سورس مشترک (Common Source Inductance - CSI)
مخرب‌ترین اندوکتانس در مدار سوئیچینگ، اندوکتانس سورس مشترک ($L_{CS}$) است. این بخش از مسافتی است که بین حلقه قدرت و حلقه گیت به طور مشترک به اشتراک گذاشته می‌شود. هنگامی که جریان بالای بار ($I_D$) با نرخ $di/dt$ بالا از این سورس مشترک عبور می‌کند، افت ولتاژ القایی معادل $V_{Lcs} = L_{CS} \cdot \frac{di}{dt}$ دقیقا درون حلقه گیت تزریق می‌شود و در خلاف جهت ولتاژ تحریک اعمال‌شده از سوی درایور عمل می‌کند. این پدیده سرعت سوئیچینگ را به شدت کند کرده و تلفات را تا چند صد درصد افزایش می‌دهد یا در بدترین سناریو، به سوئیچینگ متقاطع (Shoot-Through) و اتصال کوتاه دو سر منبع تغذیه منجر می‌شود.
اتصال کلوین سورس (Kelvin Source)؛ تفکیک ترافیک توان از سیگنال فرمان گیت
اتصال کلوین سورس (Kelvin Source Connection) روشی مهندسی برای حذف اثر مخرب اندوکتانس سورس مشترک است که در آن، پد مرجع ولتاژ درایور گیت مستقیماً به پایه اختصاصی سورس بدون عبور از مسیر حامل جریان بار متصل می‌شود. در پکیج‌های مدرن GaN و SiC (نظیر پکیج‌های DFN، PQFN و TO-247-4)، کارخانه‌های سازنده یک پایه جداگانه تحت عنوان «Kelvin Source» تعبیه کرده‌اند که منحصراً برای حلقه تحریک گیت به کار می‌رود.
برای پیاده‌سازی اصولی اتصال کلوین سورس روی برد مدار چاپی، رعایت ضوابط زیر الزامی است:
۱. تفکیک کامل فیزیکی مسیرها: خط برگشت زمین درایور گیت باید از طریق یک تریس مستقل مستقیماً به پد کلوین سورس ترانزیستور متصل شود و تا رسیدن به این پد، نباید به پلی‌گان گراند عمومی قدرت متصل گردد.
۲. زوج خط با اندوکتانس مینیمم: تریس تحریک گیت (Gate) و تریس کلوین سورس باید به صورت زوج خط موازی با حداقل فاصله ممکن (مثلاً 5mil تا 6mil) در کنار یکدیگر روت شوند تا مساحت حلقه گیت به صفر میل کند.
۳. پرهیز از عبور جریان قدرت از پد کلوین: پین کلوین سورس هرگز نباید برای عبور جریان بار موتور، سلف یا فیلتر خروجی استفاده شود؛ ظرفیت جریان این پین صرفاً برای جریان‌های شارژ خازن گیت در محدوده ۱ تا ۵ آمپر لحظه‌ای طراحی شده است.
در صورتی که پکیج ترانزیستور فاقد پایه کلوین مجزا باشد (مانند پکیج‌های قدیمی‌تر دوپایه TO-220 یا TO-247-3)، طراح باید بر روی برد مدار چاپی، تریس برگشت زمین درایور را دقیقاً از زیر لبه پد سورس قطعه منشعب کند و مانع از اشتراک تریس مس قدرت با تریس درایور شود. عدم رعایت این اصل در بردهای توان‌بالا، شایع‌ترین عامل ناپایداری و داغ شدن مفرط ترانزیستورهای ماسفت و GaN در آزمایشگاه‌های تست است.
معماری چیدمان حلقه قدرت: مقایسه لوپ افقی (Lateral) و لوپ عمودی داخلی (Vertical Inner Loop)
چیدمان حلقه قدرت بر اساس استراتژی «حلقه عمودی داخلی» (Inner Vertical Loop) و با تکیه بر پدیده لغو شار مغناطیسی (Magnetic Flux Cancellation)، اندوکتانس پارازیتی مسیر توان را به کمتر از ۰.۵ نانوهانری کاهش می‌دهد که نسبت به چیدمان‌های سنتی افقی تا ۶۰ درصد بهینه‌تر است. تحقیقات و یادداشت‌های فنی EPC (سند WP010) و تگزاس اینسترومنتس (SNVA729A) نشان می‌دهند که جهت جریان‌های رفت و برگشت در لایه‌های مختلف برد، تعیین‌کننده اصلی اندوکتانس معادل است.
بر اساس قوانین الکترومغناطیس، اگر جریان رفت و جریان برگشت در دو هادی موازی در خلاف جهت یکدیگر جاری شوند، میدان‌های مغناطیسی ناشی از آن‌ها یکدیگر را خنثی می‌کنند. اندوکتانس یک جفت خط موازی روی برد با رابطه تقریبی زیر محاسبه می‌شود:
$$L \approx \frac{\mu_0 \cdot H \cdot l}{W}$$
در این فرمول:
- $\mu_0$ ثابت نفوذپذیری مغناطیسی خلاء ($4\pi \times 10^{-7}\text{ H/m}$) است.
- $H$ فاصله عمودی بین لایه رفت و لایه برگشت (ضخامت دی‌الکتریک) است.
- $l$ طول مسیر هادی است.
- $W$ پهنای صفحه یا تریس هادی است.
برای به حداقل رساندن اندوکتانس ($L$)، طراح باید فاصله $H$ را تا حد ممکن کوچک کند و پهنای $W$ را افزایش دهد. این اصل مهندسی، تفاوت بنیادین دو رویکرد چیدمان را شکل می‌دهد:
[چیدمان لوپ افقی - مساحت حلقه بزرگ]
Layer 1 (Top): [VIN] ──► [High-Side FET] ──► [Low-Side FET] ──► [PGND Return]
◄──────────────── مساحت حلقه گسترده ────────────────►
[چیدمان لوپ عمودی داخلی - لغو شار مغناطیسی]
Layer 1 (Top): [VIN Cap] ──► [High-Side FET] ──► [Low-Side FET] (جریان رفت)
│ │
Dielectric (H≤5mil): ╎ ╎
▼ ▼
Layer 2 (Inner): [PGND Plane / مسیر بازگشت زیر لایه بالا] ◄────── (جریان برگشت)
۱. لوپ افقی (Lateral Power Loop)
در این چیدمان، خازن‌های دکوپلینگ، ترانزیستور سوئیچ بالا و سوئیچ پایین همگی روی لایه بالایی (Top Layer) در کنار یکدیگر قرار می‌گیرند و جریان در همان لایه رفت و برگشت می‌کند. عیب بزرگ این رویکرد آن است که مساحت حلقه در سطح برد گسترده بوده و اندوکتانس آن معمولاً بین ۲ تا ۴ نانوهانری است. این اندوکتانس برای مدارات سیلیکونی قدیمی قابل تحمل بود، اما برای GaN باعث اورشوت‌های شدید ولتاژی می‌شود.
۲. لوپ عمودی داخلی (Inner Vertical Power Loop)
در این متدولوژی مدرن، ترانزیستورها و خازن‌های دکوپلینگ روی لایه بالایی چیده می‌شوند، اما مسیر برگشت جریان مستقیماً روی لایه زیرین (لایه داخلی دوم یا Inner Layer 2) دقیقاً در زیر قطعات قرار می‌گیرد. با انتخاب یک استک‌آپ ۴ یا ۶ لایه که در آن ضخامت دی‌الکتریک پری‌پریگ بین لایه ۱ و لایه ۲ بسیار باریک (کمتر از ۵ میل یا ۰.۱۲۷ میلی‌متر) باشد، جریان رفت و برگشت در نزدیک‌ترین فاصله فضایی ممکن قرار گرفته و خطوط شار مغناطیسی یکدیگر را دفع می‌کنند. نتیجه این ساختار، افت شگفت‌انگیز اندوکتانس کل به محدوده ۰.۴ تا ۰.۸ نانوهانری است.
جدول زیر مقایسه مهندسی دو معماری چیدمان را خلاصه می‌کند:
| پارامتر مقایسه | لوپ افقی سنتی (Lateral Loop) | لوپ عمودی داخلی (Vertical Inner Loop) |
|---|---|---|
| اندوکتانس کل حلقه ($L_{loop}$) | 2.0 تا 4.5 nH | 0.4 تا 0.9 nH (بیش از ۶۰٪ کاهش) |
| ماکزیمم اورشوت ولتاژ سوئیچ | 25% تا 40% بالاتر از ولتاژ باس | کمتر از 5% تا 10% ولتاژ باس |
| نویز تشعشعی الکترومغناطیسی (EMI) | بالا (مساحت موثر حلقه بزرگ) | فوق‌العاده پایین (لغو متقابل میدان‌ها) |
| نیاز به استک‌آپ بردی | بردهای ارزان ۲ لایه بدون کنترل لایه | بردهای استاندارد ۴ یا ۶ لایه با فاصله لایه نازک |
| رفتار حرارتی | اتلاف حرارت سطحی محدود | پخش یکنواخت حرارت در صفحات داخلی مس |
برای طراحی استک‌آپ بهینه بردهای ۴ لایه GaN، می‌توانید راهنمای استک‌آپ PCB چهارلایه بردیفای را مطالعه کنید تا ضخامت دقیق لایه‌های مس و عایق را مطابق استاندارد انتخاب فرمایید.
طراحی نود سوئیچ (Switch Node) و مهار خازن پارازیتی و تداخل الکترومغناطیسی (EMI)
نود سوئیچ (اتصال بین سورس سوئیچ بالا، درین سوئیچ پایین و سلف قدرت) حساس‌ترین کانون تشعشع نویز الکتریکی در بردهای سوئیچینگ است و ابعاد فیزیکی مس آن باید در یک نقطه تعادل بهینه میان اتلاف حرارتی، ظرفیت جریان و حداقل‌سازی خازن پارازیتی زمین تنظیم شود. از آنجا که پتانسیل این نود با شیب تند $dv/dt > 100\text{ V/ns}$ بین صفر ولت و ولتاژ کامل باس نوسان می‌کند، مساحت مس این گره یک خازن پارازیتی سرگردان ($C_{SW}$) با صفحات زمین و تغذیه تشکیل می‌دهد:
$$C_{SW} = \frac{\epsilon_0 \epsilon_r A}{t}$$
در هر سیکل سوئیچینگ، این خازن معادل باید شارژ و دشارژ شود که توان اتلافی خازنی زیر را به کل مدار تحمیل می‌کند:
$$P_{loss} = C_{SW} \cdot V_{BUS}^2 \cdot f_{sw}$$
به عنوان مثال، در یک اینورتر خورشیدی با ولتاژ باس ۴۰۰ ولت و فرکانس ۱ مگاهرتز، اگر مساحت مس نود سوئیچ بیش از حد گسترده باشد و خازن پارازیتی به ۵۰ پیکوفاراد برسد، اتلاف توان صرفاً در این خازن معادل ۸ وات خواهد بود:
$$P_{loss} = 50 \times 10^{-12} \times (400)^2 \times 10^6 = 8\text{ W}$$
این توان تلف‌شده مستقیماً به گرمای اضافه تبدیل شده و راندمان را از بین می‌برد؛ علاوه بر این، جریان ضربه‌ای شارژ خازن ($i = C \frac{dv}{dt}$) به صفحه زمین تزریق شده و نویز مد مشترک (Common Mode EMI) شدیدی ایجاد می‌کند که آزمون‌های استاندارد CISPR 32 / EN 55032 را مردود می‌سازد.
قوانین طلایی برای چیدمان نود سوئیچینگ (SW):
۱. حداقل‌سازی مساحت مس: سلف قدرت یا ترانسفورماتور باید تا حد امکان نزدیک به پین‌های خروجی ترانزیستورها قرار گیرد تا طول و عرض تریس نود سوئیچ به حداقل برسد.
۲. برش مس در لایه‌های میانی (Copper Cutout): در لایه‌های داخلی زیر مساحت نود سوئیچ، پلی‌گان گراند و تغذیه باید برش داده شوند (برش مس مستقیم زیر پدهای SW و بدنه سلف). این کار فاصله $t$ را افزایش داده و $C_{SW}$ را به شدت کاهش می‌دهد.
۳. حفظ فاصله خطوط سیگنال حساس: هیچ تریس فیدبک آنالوگ، خطوط ارتباطی دیجیتال (مانند SPI یا I2C) یا تریس‌های درایور گیت نباید از زیر یا نزدیکی نود سوئیچ عبور کنند؛ در غیر این صورت، پالس‌های $dv/dt$ نویزهای ویرانگری را به منطق کنترلی القا می‌کنند. برای آشنایی با اصول تفکیک سیگنال، راهنمای جامع مهار نویز در SMPS را بررسی فرمایید.
الزامات ساخت و استاندارد IPC-2221B برای ولتاژهای بالا در GaN و SiC
طراحی بردهای توان بالای مجهز به قطعات GaN (ولتاژهای ۴۰۰ تا ۶۵۰ ولت) و ماژول‌های SiC (ولتاژهای ۶۵۰ تا ۱۲۰۰ ولت و بالاتر) باید بدون استثنا بر اساس الزامات فواصل عایقی استاندارد IPC-2221B (جدول ۶-۱) انجام گیرد تا از شکست دی‌الکتریک، جرقه سطحی (Flashover) و پدیده خطرناک تشکیل مسیر رسانای کربنی جلوگیری شود. در ولتاژهای بالا، دو مفهوم اساسی باید تفکیک و محاسبه شوند:
- فاصله هوایی (Clearance): کوتاه‌ترین فاصله مستقیم میان دو هادی از طریق هوا.
- فاصله خزشی (Creepage): کوتاه‌ترین مسیر میان دو هادی در امتداد سطح ماده عایق برد مدار چاپی (FR-4).
جدول زیر حداقل فواصل استاندارد IPC-2221B را برای سطوح ولتاژی متداول در مدارهای نیمه‌هادی توان بالا خلاصه می‌کند:
| ولتاژ کاری DC یا پیک AC | لایه‌های داخلی برد (B1) | لایه‌های خارجی بدون پوشش (B2) | لایه‌های خارجی با پوشش ماسک لحیم (B4) | ضوابط طراحی مهندسی بردیفای |
|---|---|---|---|---|
| تا 100 ولت | 0.10 mm (4 mil) | 0.60 mm (24 mil) | 0.13 mm (5 mil) | رعایت حداقل فاصله استاندارد صنعتی در تریس‌های گیت |
| 101 تا 300 ولت | 0.20 mm (8 mil) | 1.25 mm (50 mil) | 0.40 mm (16 mil) | اعمال ایزولاسیون پیوسته با پوشش لحیم‌کاری استاندارد |
| 301 تا 500 ولت | 0.25 mm (10 mil) | 2.50 mm (100 mil) | 0.80 mm (32 mil) | لزوم بررسی دقیق Clearance در مبدل‌های بوست PFC |
| 650 ولت (باس استاندارد GaN) | 0.625 mm (25 mil) | 3.25 mm (130 mil) | 1.26 mm (50 mil) | نیاز به تعبیه شیار ایزولاسیون مکانیکی در پکیج‌های فشرده |
| 1200 ولت (باس اینورتر SiC) | 2.00 mm (80 mil) | 6.00 mm (240 mil) | 2.94 mm (116 mil) | رعایت ایزولاسیون کامل تقویت‌شده و شیارهای فرزکاری عمیق |
چالش پکیج‌های فشرده و راهکار شیار ایزولاسیون (Milled Isolation Slots)
بسیاری از قطعات مدرن GaN در پکیج‌های سطحی فشرده با فاصله پایه (Pitch) تنها ۱.۰ یا ۱.۲۷ میلی‌متر عرضه می‌شوند. همان‌طور که در جدول بالا مشاهده می‌شود، برای ولتاژ ۶۵۰ ولت، حداقل فاصله خزشی روی سطح برد با ماسک لحیم ۱.۲۶ میلی‌متر و بدون پوشش ۳.۲۵ میلی‌متر است. این بدان معناست که فاصله فیزیکی پایه‌های ترانزیستور برای برآوردن استاندارد ایزولاسیون روی سطح کافی نیست!
راهکار قطعی در این موارد، ایجاد یک شیار فرزکاری مکانیکی (Milled Slot یا Air Gap) با دستگاه فرز CNC درون برد مدار چاپی میان پدهای درین و سورس است. ایجاد این شیار، مسیر خزشی روی سطح FR-4 را قطع کرده و فاصله مستقیم هوایی را حاکم می‌سازد که به مدار اجازه می‌دهد الزامات سخت‌گیرانه IPC-2221B و استانداردهای ایمنی IEC 62368-1 را پاس کند. در پلتفرم بردیفای، تلرانس فرزکاری شیارهای ایزولاسیون به صورت خودکار در مرحله بررسی پیش از تولید ارزیابی می‌شود. برای جزئیات محاسباتی فواصل ولتاژ بالا، به مقاله فاصله خزشی و هوایی در طراحی بردهای ولتاژ بالا بر اساس IPC-2221 مراجعه نمایید.
مدیریت حرارتی و طراحی آرایه ویاهای دفع گرما بر اساس IPC-7093 و IPC-4761
چگالی توان ترانزیستورهای GaN و SiC به دلیل ابعاد مینیاتوری آن‌ها فوق‌العاده بالا است و دفع حرارت از محل پیوند (Junction) به بدنه برد نیازمند استک‌آپ مس ضخیم، بستر High-Tg و آرایه ویاهای حرارتی مسدودشده طبق استاندارد IPC-4761 Type VII است. تراشه‌ای با ابعاد ۵×۶ میلی‌متر که ۱۰ وات تلفات هدایتی و سوئیچینگ تولید می‌کند، شبیه به یک المنت حرارتی مینیاتوری با چگالی حرارتی بیش از ۳۰ وات بر سانتی‌متر مربع عمل خواهد کرد.
[GaN Component Package]
═══════════════════════════
[Thermal Pad (Solder)]
─────────────────────────── ◄── لایه بالایی (Top Layer - 2oz Cu)
││ ││ ││ ◄── آرایه ویاهای حرارتی پر و کاپ‌شده (VIPPO)
─────────────────────────── ◄── صفحات داخلی پخش گرما (Inner Ground)
││ ││ ││
─────────────────────────── ◄── لایه زیرین برد و هیت‌سینک (Bottom Layer)
۱. انتخاب جنس بستر (Substrate Material): الزام High-Tg
رزین‌های استاندارد FR-4 دارای دمای انتقال شیشه‌ای ($T_g$) در محدوده ۱۳۰ تا ۱۴۰ درجه سانتی‌گراد هستند. در بردهای قدرت GaN، دمای پیوند ترانزیستور در بارهای نامی به راحتی به ۱۲۵ تا ۱۵۰ درجه سانتی‌گراد می‌رسد و دمای هات‌اسپات‌های مجاور برد از ۱۰۰ درجه فراتر می‌رود. استفاده از FR-4 معمولی باعث انبساط شدید در راستای محور Z (ضریب انبساط حرارتی CTE)، دلمیناسیون لایه‌ها و شکستگی متالیزاسیون داخل سوراخ ویاها می‌شود. بنابراین، در سال ۱۴۰۵، استفاده از بردهای با دمای انتقال شیشه‌ای بالا ($T_g \ge 170^\circ\text{C}$ و دمای تخریب $T_d \ge 340^\circ\text{C}$) مانند Shengyi S1000-2M یا ITEQ IT-180A برای کلیه سفارش‌های GaN/SiC الزامی است.
۲. پدیده مرگبار فرار قلع (Solder Wicking) و تشکیل حباب‌های خلاء (Voiding)
در ترانزیستورهای بدون پایه پایینی (Bottom-Terminated Components - BTC)، پد حرارتی زیر تراشه منبع اصلی انتقال گرما است. اگر طراح درون این پد ویاهای حرارتی باز (Open Vias) قرار دهد، در هنگام فرآیند مونتاژ در کوره ریفلاو، قلع مذاب به دلیل کشش سطحی به درون سوراخ ویاها مکیده می‌شود (Solder Wicking). این رویداد دو خسارت بزرگ ایجاد می‌کند:
- قطره قلع در لایه زیرین بیرون زده و باعث اتصال کوتاه با بدنه یا هیت‌سینک می‌شود.
- پد حرارتی زیر چیپ با بیش از ۳۰ تا ۵۰ درصد حباب خلاء (Void) مواجه شده و مقاومت حرارتی به شدت اوج می‌گیرد. در نتیجه، ترانزیستور در همان دقایق اول آزمایش به دلیل فرار حرارتی (Thermal Runaway) می‌سوزد.
۳. راه‌حل استاندارد: ویاهای پر و کاپ‌شده (IPC-4761 Type VII / VIPPO)
طبق الزامات استاندارد IPC-7093، ویاهای حرارتی واقع در زیر پد تراشه‌های قدرت باید فرآیند بستن و مسطح‌سازی را طی کنند:
- قطر بهینه سوراخ‌کاری: سوراخ‌های ویا با مته ۰.۲۵ تا ۰.۳۰ میلی‌متر (۱۰ تا ۱۲ میل) با گام ۰.۸ تا ۱.۰ میلی‌متر در آرایه‌ای منظم زیر پد حرارتی توزیع شوند.
- فرآیند VIPPO (Via-in-Pad Plated Over): سوراخ‌های ویا با رزین اپوکسی پر شده (Plugging)، سطح آن‌ها مسطح‌سازی مکانیکی گردیده (Planarization) و روی آن‌ها یک لایه مس آبکاری می‌شود (Capping). حاصل این فرآیند، سطحی کاملاً صاف و صیقلی بدون امکان نفوذ قلع است که خمیر قلع را ۱۰۰٪ زیر قطعه نگه می‌دارد.
برای محاسبات دقیق مقاومت حرارتی و لایه‌چینی مس، به راهنمای جامع مدیریت حرارتی در PCB مراجعه کنید.
چرا پوشش سطحی ENIG برای مونتاژ قطعات GaN و SiC الزامی است؟
پوشش سطحی طلای غوطه‌وری نیکل الکترولس (ENIG) به دلیل ایجاد تختی سطحی فوق‌العاده با تلرانس کمتر از ۱ میکرون، تنها انتخاب استاندارد و مطمئن برای مونتاژ پکیج‌های فشرده و حساس GaN و SiC به شمار می‌رود. بسیاری از طراحان برای کاهش ناچیز هزینه‌ها در بازار سنتی، گزینه پوشش قلع و سرب با هوای داغ (HASL) را انتخاب می‌کنند که پیامدهای جبران‌ناپذیری به همراه دارد.
در روش HASL، برد درون قلع مذاب غوطه‌ور شده و با دمش هوای داغ سطح آن پاک می‌شود؛ در نتیجه، به دلیل کشش سطحی قلع، مرکز پدهای SMD دارای برجستگی گنبدی‌شکل به ضخامت ۱۰ تا ۲۵ میکرون می‌شود در حالی که لبه‌های پد نازک باقی می‌ماند. هنگامی که یک ترانزیستور GaN با ابعاد مینیاتوری و پدهای ریز روی این سطح قرار می‌گیرد، به یک سو متمایل شده (Tilt)، پایه‌های آن معلق می‌مانند یا در زمان ذوب خمیر قلع دچار چرخش و پل لحیم (Solder Bridging) می‌گردد.
در استاندارد IPC-4552، مشخصات پوشش ENIG درجه یک به صورت زیر تعریف شده است:
- لایه نیکل الکترولس: ۳ تا ۵ میکرون (۱۲۰ تا ۲۰۰ میکرو اینچ) به عنوان سد نفوذی میان مس و قلع و نگهدارنده ساختار مکانیکی.
- لایه طلای غوطه‌وری: ۰.۰۲۵ تا ۰.۰۵ میکرون (۱ تا ۲ میکرو اینچ) جهت محافظت کامل از نیکل در برابر اکسیداسیون و تضمین ترشوندگی (Wettability) عالی در لحیم‌کاری بدون سرب SAC305.
برای مقایسه تخصصی پوشش‌های سطحی و بررسی طول عمر انبارداری، راهنمای انتخاب فینیش سطحی ENIG یا HASL بردیفای را بخوانید.
تحلیل ریسک سفارش در بازار سنتی در برابر بررسی مهندسی DFM بردیفای
سفارش بردهای پیچیده و توان بالای فرکانس بالا از طریق واسطه‌های سنتی بازار یا کارگاه‌های فاقد نرم‌افزارهای خودکار اعتبارسنجی DFM، پروژه‌های سخت‌افزاری را در معرض خطرات زنجیره‌ای مهندسی، تحمیل هزینه‌های گزاف پیش‌بینی‌نشده و از دست رفتن زمان حیاتی ورود به بازار قرار می‌دهد. بازار سنتی به برد مدار چاپی صرفاً به عنوان یک قطعه مکانیکی دولایه نگاه می‌کند، در حالی که بردهای مجهز به GaN و SiC سامانه‌های فرکانس بالای امپدانس کنترل‌شده با ولتاژهای بحرانی هستند.
خطرات و چالش‌های اثبات‌شده رویکرد سنتی:
۱. فقدان بررسی مهندسی قوانین طراحی (DFM): فایل گربر بدون بازبینی دقیق وارد خط می‌شود. سدهای ماسک لحیم نازک (Solder Mask Dam < 3mil) بین پدهای متراکم GaN کنده می‌شوند، شیارهای فرزکاری به دلیل تداخل با تریس‌ها مس را زخمی می‌کنند و بردی معیوب تحویل داده می‌شود که در اولین مونتاژ اتصالی می‌کند.
۲. عدم شفافیت در ضخامت مس و نوع متریال: بسیاری از بردهای سفارش داده شده در بازار سنتی علیرغم درخواست مس ۲ اونس (70µm)، با مس سبک ۱ اونس (35µm) تولید می‌شوند؛ امری که به دلیل عدم تست مقطع ضخامت، در جریان نامی باعث داغ شدن شدید برد و سوختن پیست‌های مسی می‌گردد.
۳. نبود شفافیت قیمت و هزینه‌های پنهان نهایی: در مراحل ثبت سفارش سنتی، پس از ارسال فایل، هزینه‌های اضافی مختلفی نظیر تست الکتریکال، شابلون، کنترل ابعاد و فیلم‌برداری بدون شفافیت قبلی به فاکتور اضافه می‌شود.
ارزش‌های محوری بردیفای به عنوان راه‌حل مهندسی برتر:
- بررسی فنی پیش از تولید رایگان (DFM Pre-Flight Inspection): به محض بارگذاری فایل گربر، الگوریتم‌های هوشمند بردیفای به همراه تیم مهندسی، تمام ضوابط ابعادی، حداقل فاصله شیارها، سدهای ماسک لحیم، آنولار رینگ ویاها و فواصل استاندارد IPC-2221B را بررسی کرده و هشدارهای فنی را پیش از ساخت گزارش می‌دهند تا ریسک سوختن قطعات به صفر برسد.
- محاسبه آنلاین و تفکیک‌شده قیمت: قیمت‌گذاری در بردیفای ۱۰۰٪ شفاف است. هزینه متریال (FR-4 استاندارد یا High-Tg)، ضخامت مس (1oz یا 2oz)، فینیش سطحی ENIG و تست‌های الکتریکال به تفکیک و بدون ریالی هزینه پنهان در لحظه محاسبه می‌شود.
- تضمین تست الکتریکی پراب پروازی (Flying Probe Testing): ۱۰۰ درصد بردهای چندلایه تولیدی بردیفای با آزمون پراب پروازی از نظر عدم وجود قطعی در لایه‌های میانی و اتصال کوتاه تست می‌شوند تا اطمینان یابید مدار بدون کوچک‌ترین عیب ساختاری به دست شما می‌رسد.
چک‌لیست مهندسی طراحی و سفارش PCB بردهای GaN و SiC پیش از تولید
پیش از نهایی‌سازی فایل Gerber و بارگذاری آن در سامانه سفارش، گام‌های مهندسی زیر را به دقت در نرم‌افزار طراحی PCB خود (Altium Designer، KiCad یا Cadence Allegro) بازبینی فرمایید:
- حلقه عمودی قدرت (Power Loop): خازن‌های دکوپلینگ سرامیکی در نزدیک‌ترین فاصله به ترانزیستورها قرار گرفته و صفحه بازگشت زمین مستقیماً روی لایه داخلی زیرین با فاصله دی‌الکتریک کمتر از ۵ میل تعبیه شده است.
- اتصال کلوین سورس (Kelvin Source): تریس زمین درایور گیت به عنوان یک زوج موازی با سیگنال گیت روت شده و مستقیماً به پد اختصاصی کلوین متصل گردیده است (عدم اتصال به پلی‌گان گراند توان پیش از پد).
- نود سوئیچینگ (SW Node): مساحت مس نود سوئیچ تا حد امکان کوچک شده و لایه‌های مسی زیر آن در لایه‌های داخلی برش خورده‌اند (Cutout) تا خازن پارازیتی زمین مهار شود.
- فواصل عایقی ولتاژ بالا (IPC-2221B): فواصل خزش و هوایی بر اساس ولتاژ باس چک شده و در صورت نیاز، شیارهای فرزکاری ایزولاسیون هوایی (حداقل عرض ۰.۸ تا ۱.۰ میلی‌متر) میان درین و سورس تعریف شده‌اند.
- آرایه ویاهای حرارتی و مسدودسازی (IPC-7093): ویاهای حرارتی زیر پد مرکزی به صورت مسدود و کاپ‌شده (VIPPO طبق IPC-4761 Type VII) در فایل یادداشت‌های ساخت قید شده‌اند تا از فرار قلع جلوگیری شود.
- انتخاب متریال بستر برد: مشخصات ساخت روی FR-4 با دمای انتقال شیشه‌ای بالا ($T_g \ge 170^\circ\text{C}$) با مس ۲ اونس (70 میکرون) تنظیم شده است.
- پوشش سطحی نهایی: گزینه فینیش سطحی ENIG جهت برقراری تختی کامل پدهای بدون پایه انتخاب شده است.
جمع‌بندی؛ از شماتیک تا راه‌اندازی موفق بدون سوختن قطعه
مهاجرت به فناوری‌های GaN و SiC در سال ۱۴۰۵، کلید دستیابی به راندمان‌های بالای ۹۸ درصد و ابعاد فشرده در سامانه‌های الکترونیک قدرت است؛ اما موفقیت این پروژه‌ها به همان اندازه که به انتخاب صحیح المان وابسته است، به رعایت موشکافانه اصول چیدمان PCB و استانداردهای ساخت نیز گره خورده است. کنترل اندوکتانس پارازیتی زیر ۱ نانوهانری، پیاده‌سازی اتصال کلوین سورس، اجرای معماری حلقه عمودی داخلی و انتخاب استک‌آپ High-Tg با آبکاری طلای ENIG، مرز میان یک محصول تجاری پایدار و یک پروژه ناموفق با نیمه‌هادی‌های سوخته است.
در پلتفرم بردیفای (bordify.ir)، ما در کنار شما هستیم تا با تکیه بر شعار محوری «خرید و سفارش PCB؛ از فایل Gerber تا بردی که می‌توانید رویش حساب کنید»، ریسک ساخت بردهای پیشرفته توان بالا را به صفر برسانیم. همین حالا فایل Gerber طراحی خود را در سامانه سفارش آنلاین بردیفای بارگذاری کنید تا بررسی تخصصی DFM پیش از تولید و استعلام قیمت تفکیک‌شده بی‌درنگ آغاز شود؛ تحلیل دقیق، انتخاب مطمئن.
منابع و استانداردهای مرجع
۱. Texas Instruments (2026): Application Report SNVA729A, Layout Considerations for LMG5200 GaN Power Stage, available at: https://www.ti.com/lit/pdf/snva729
۲. Efficient Power Conversion - EPC (2026): White Paper WP010, Optimizing PCB Layout with eGaN FETs, available at: https://epc-co.com/epc/Portals/0/epc/documents/papers/Optimizing%20PCB%20Layout%20with%20eGaN%20FETs.pdf
۳. Infineon Technologies (2026): Application Note, CoolGaN™ High Voltage Power Transistors - PCB Layout Optimization, available at: https://www.infineon.com/assets/row/public/documents/24/42/infineon-coolgan-high-voltage-power-transistors-for-pcb-layout-optimization-applicationnotes-en.pdf
۴. IPC Association (2026): IPC-2221B: Generic Standard on Printed Board Design, Electrical Conductor Spacing & High Voltage Guidelines (Table 6-1), available at: https://www.ipc.org/
۵. IPC Association (2026): IPC-7093: Design and Assembly Process Implementation for Bottom Termination SMT Components (BTC), available at: https://www.ipc.org/
۶. IPC Association (2026): IPC-4761: Design Guide for Protection of Printed Board Via Structures, Via Protection Types, available at: https://www.ipc.org/