چکیده اجرایی و پاسخ صریح مهندسی (BLUF): طراحی شبکه توزیع توان (PDN) در PCB چیست و چرا تعیین‌کننده بقای سیستم است؟
طراحی PDN در PCB (مخفف Power Distribution Network) عبارت است از مهندسی دقیق مسیر فیزیکی انتقال توان از ماژول تنظیم‌کننده ولتاژ (VRM) تا سیلیکون تراشه‌ها به گونه‌ای که امپدانس الکتریکی کل این مسیر در تمام فرکانس‌های کاری مدار پایین‌تر از «امپدانس هدف» (Target Impedance) نگه داشته شود تا نوسانات نویز ولتاژ (ریپل، Ground Bounce و افت گذرا) در محدوده مجاز برگه اطلاعات قطعات (معمولاً ±۳٪ تا ±۵٪) مهار گردد. در پردازنده‌های پیشرفته امروزی، پردازنده‌های گرافیکی، FPGAها، میکروکنترلرهای پرسرعت سری STM32 و ماژول‌های اینترنت اشیاء، جریان سوئیچینگ می‌تواند در کسری از نانوثانیه از مقادیر اندک میلی‌آمپر به ده‌ها آمپر جهش کند (نرخ تغییر جریان dI/dt فوق‌العاده بالا). طبق رابطه بنیادین ولتاژ القایی V = L × (dI/dt)، حتی اندوکتانس ناچیز ۱ نانوهانری در مسیر ریل تغذیه می‌تواند شوک‌های ولتاژی چند صد میلی‌ولتی ایجاد نماید که به افت ولتاژ، کرش کردن پردازنده یا بروز خطاهای محاسباتی غیرقابل تکرار منجر می‌شود.
برای دستیابی به یکپارچگی توان پایدار، مهندسان نباید شبکه تغذیه را صرفاً سیم‌کشی مستقیم در نظر بگیرند، بلکه باید آن را به عنوان یک سیستم فیلتر چندمرحله‌ای فرکانسی شامل خازن‌های بالک (Bulk)، خازن‌های دی‌کوپلینگ سرامیکی چندلایه (MLCC)، ظرفیت خازنی ذاتی صفحات موازی تغذیه/زمین (Inter-plane Capacitance)، و اندوکتانس ویاها مدل‌سازی نمایند. شرکت بردیفای (Bordify) در سال ۱۴۰۵ با تکیه بر تحلیل پیش از تولید DFM، استک‌آپ بردهای چندلایه و ضخامت مس لایه‌ها را از نظر رفتار فرکانسی و افت ولتاژ به دقت اعتبارسنجی می‌کند تا ریسک تولید نمونه‌های معیوب به صفر برسد.
مبانی فیزیکی یکپارچگی توان (PI) و امپدانس هدف (Target Impedance)
امپدانس هدف (Target Impedance) سقف بحرانی مقاومت و راکتانس دینامیکی شبکه توزیع توان است که اگر پروفایل امپدانس PDN در هر فرکانسی از آن فراتر رود، ریپل نویز از آستانه مجاز عبور کرده و عملکرد مدار مختل می‌شود. برخلاف رویکردهای غیرعلمی که تعداد تصادفی از خازن‌های ۱۰۰ نانوفاراد را بدون تحلیل ریاضی در کنار آی‌سی‌ها قرار می‌دهند، متدولوژی مهندسی فرکانسی (FDTIM یا Frequency Domain Target Impedance Method) مستلزم تعیین این حد آستانه با استفاده از معادلات حالت گذرا است.
فرمول دقیق امپدانس هدف (Z_target) و نحوه محاسبه آن بر اساس بودجه ریپل
امپدانس هدف با تقسیم حداکثر نوسان ولتاژ مجاز ریل بر حداکثر جریان سوئیچینگ گذرا محاسبه می‌شود و رابطه آن به صورت زیر تعریف می‌گردد:
Z_target = (V_dd × Ripple_percent) / Delta_I_transient
در این رابطه:
- V_dd: ولتاژ نامی ریل توان (مثلاً ۱.۰ ولت برای هسته Core یک FPGA پیشرفته یا SoC آرم).
- Ripple_percent: حداکثر تلرانس ریپل مجاز بر اساس دیتاشیت تراشه (معمولاً ۳٪ معادل ۰.۰۳ یا ۵٪ معادل ۰.۰۵).
- Delta_I_transient: حداکثر گام تغییر جریان دینامیک هنگام سوئیچینگ همزمان بافرها (معمولاً ۵۰٪ تا ۱۰۰٪ جریان نامی بار).
به عنوان مثال، اگر یک پردازنده در ولتاژ هسته ۱.۲ ولت کار کند و جریان گذرای آن در سناریوی پردازش سنگین به ۶ آمپر برسد و ریپل مجاز طبق استاندارد ±۳٪ (یعنی ۳۶ میلی‌ولت) باشد، امپدانس هدف برابر است با:
Z_target = (1.2 V × 0.03) / 6 A = 0.036 V / 6 A = 0.006 Ω = 6 mΩ
این رقم ۶ میلی‌اهم به این معناست که از فرکانس صفر (DC) تا بالاترین فرکانس سوئیچینگ لبه‌های سیگنال، امپدانس دیده شده از پایه‌های تغذیه قطعه نباید هرگز از ۶ میلی‌اهم تجاوز کند. دستیابی به چنین امپدانس فوق‌العاده پایینی بدون طراحی استک‌آپ چندلایه و کنترل اندوکتانس ویاها در محیط تولید برد عملاً غیرممکن است.
طیف فرکانسی PDN: از DC تا چند گیگاهرتز و عناصر حاکم بر هر بازه
پاسخ فرکانسی شبکه توزیع توان در طول پنج دهه فرکانسی رفتار یکسانی ندارد و هر بازه توسط المان فیزیکی مشخصی کنترل می‌شود. جدول مهندسی زیر سلسله‌مراتب عملکردی المان‌های PDN را بر اساس تحلیل‌های مرجع Texas Instruments و استاندارد IPC-2141A نشان می‌دهد:
| بازه فرکانسی | المان حاکم بر امپدانس PDN | نقش عملکردی در مدار | راهبرد طراحی و محدودیت فیزیکی |
|---|---|---|---|
| DC تا ۱۰ کیلوهرتز | رگولاتور ولتاژ (VRM / DC-DC Converter) | تأمین ولتاژ پایدار DC و جریان پایه مدار | پهنای باند حلقه فیدبک رگولاتور؛ ضخامت مس صفحات مس |
| ۱۰ کیلوهرتز تا ۱ مگاهرتز | خازن‌های بالک (Bulk Capacitors - تانتالیوم یا پلیمر آلومینیوم) | تأمین شارژ الکتریکی در افت‌های گذرای فرکانس پایین | خازن‌های ۴۷μF تا ۴۷۰μF با مقاومت معادل سری (ESR) پایین |
| ۱ مگاهرتز تا ۱۰۰ مگاهرتز | خازن‌های سرامیکی MLCC (پکیج‌های 0805 و 0603) | مهار نوسانات لبه‌های کلاک و جهش‌های میان‌فرکانسی | خازن‌های ۱μF تا ۱۰μF با حداقل اندوکتانس سری معادل (ESL) |
| ۵۰ مگاهرتز تا ۳۰۰ مگاهرتز | خازن‌های فرکانس بالا (پکیج‌های 0402 و 0201) | تأمین بار سوئیچینگ بسیار سریع پین‌های ورودی/خروجی (I/O) | خازن‌های ۱۰nF تا ۱۰۰nF دقیقاً زیر پین‌ها یا در کمترین فاصله |
| بالاتر از ۲۰۰ مگاهرتز تا چند گیگاهرتز | ظرفیت خازنی صفحات موازی PCB و خازن‌های On-Die تراشه | تنها منبع تأمین بار در فرکانس‌هایی که خازن‌های گسسته به دلیل ESL القایی می‌شوند | فاصله دی‌الکتریک بسیار نازک (کمتر از ۴ میل) میان صفحه تغذیه و زمین |
روان‌شناسی پیشگیری از زیان (Loss Aversion): خطرات مرگبار خطاهای PDN در بردهای چندلایه
بی‌توجهی به قواعد یکپارچگی توان (PI) در مرحله طراحی و واگذاری سفارش به کارگاه‌های فاقد تجهیزات کنترل کیفی پیشرفته، هزینه‌برترین اشتباهی است که تیم‌های سخت‌افزاری مرتکب می‌شوند. برخلاف خطاهای اتصال کوتاه یا قطعی تریس‌ها که با یک تست پیوستگی ساده با مولتی‌متر یا تست الکتریکال اولیه آشکار می‌شوند، نقص‌های PDN ماهیت «شبح‌وار» و غیرقطعی دارند؛ مدار در آزمایشگاه و تحت بارهای سبک به ظاهر سالم کار می‌کند، اما به محض ورود به شرایط صنعتی، فعال شدن همزمان پورت‌های ارتباطی یا رسیدن به لود کاری ۱۰۰٪، با رفتارهای فاجعه‌بار مواجه می‌گردد.
ریست‌های مرموز، خطای بیتی در حافظه و سوختن تراشه‌های حساس
هنگامی که امپدانس PDN در فرکانس کاری پردازنده از امپدانس هدف فراتر رود، پدیده‌های مخرب زیر مستقیماً پروژه را زمین‌گیر می‌کنند:
- پدیده Brownout و ریست ناخواسته پردازنده: افت لحظه‌ای ولتاژ ریل تغذیه به مدت چند ده نانوثانیه کافی است تا مدار ریست داخلی میکروکنترلر، FPGA یا SoC تحریک شده و سامانه در حین اجرای عملیات حیاتی ناگهان ری‌بوت شود.
- انحراف ساعت (Clock Jitter) و خطای چشمی سیگنال‌های پرسرعت: نویز موجود روی ریل تغذیه مستقیماً به حلقه‌های قفل فاز (PLL) مدارات داخلی نفوذ کرده و منجر به جیتر در کلاک سیستم می‌شود. این جیتر خطوط داده پرسرعت نظیر PCIe، اترنت و رابط‌های DDR را از همگام‌سازی خارج ساخته و پکت‌های داده را مخدوش می‌کند.
- خطای بیتی (Bit Flip) در رم و حافظه‌ها: در بردهای دارای حافظه‌های DDR3 یا DDR4، کوچک‌ترین افت ولتاژ ریل VDDQ یا نویز روی خطوط مرجع VREF باعث خواندن مقادیر نادرست از سلول‌های حافظه و کرش سیستم‌عامل (Kernel Panic) می‌گردد.
- تلفات مالی سنگین ناشی از دوباره‌کاری و مونتاژ تراشه‌های گران‌قیمت: در سال ۱۴۰۵، هزینه خرید آی‌سی‌های BGA، پردازنده‌های گرافیکی یا ماژول‌های پیشرفته مخابراتی بالغ بر چند صد دلار است. اگر برد چندلایه به دلیل استک‌آپ غلط، نازک بودن بیش از حد مس یا امپدانس بالای تغذیه کار نکند، نه تنها هزینه ساخت PCB و استنسیل از دست می‌رود، بلکه جداسازی تراشه‌های لحیم‌شده از روی برد معمولاً به آسیب حرارتی و نابودی کامل قطعات منجر خواهد شد.
چرا روش‌های سنتی بازار و واسطه‌های بی‌نام، شما را به فاجعه تست پس از مونتاژ می‌رسانند؟
واسطه‌های سنتی و کانال‌های غیررسمی بازار صرفاً فایل گربر را به عنوان یک فایل گرافیکی تحویل می‌گیرند و بدون کوچک‌ترین تحلیل مهندسی به تولیدکننده ارسال می‌کنند. این رویکرد سنتی حامل خطرات پرشماری است:
- تغییر سرخود ضخامت دی‌الکتریک پری‌پریگ‌ها: برای ارزان‌تر تمام شدن قیمت، واسطه ممکن است به جای پری‌پریگ نازک و باکیفیت ۱۰۸۰ (ضخامت حدود ۲.۵ تا ۳ میل)، از هسته‌های ضخیم متفرقه استفاده کند که ظرفیت خازنی بین صفحات را تا ۷۰٪ کاهش داده و امپدانس فرکانس بالای PDN را منفجر می‌سازد.
- فقدان شفافیت در ضخامت واقعی مس: بردهایی که باید با مس ۱ اونس کامل (۳۵ میکرون) در لایه‌های داخلی آبکاری و ساخته شوند، گاهی با مس نیم اونس تحویل داده می‌شوند که مقاومت اهمی مسیر را دو برابر کرده و افت ولتاژ DC (IR Drop) شدیدی ایجاد می‌کند.
- هزینه‌های پنهان و تغییر قیمت در گام آخر: واسطه‌ها معمولاً در ابتدا قیمتی غیرواقعی اعلام می‌کنند، اما در لحظه تحویل هزینه‌های تست الکتریکال، فیلم گربر، تیراژ حداقل و مالیات‌های پیش‌بینی‌نشده را اضافه می‌کنند.
پلتفرم بردیفای (Bordify) نقطه پایان این چالش‌ها است؛ استعلام قیمت در بردیفای کاملاً شفاف و تفکیک‌شده بوده و کلیه مراحل DFM پیش از ارسال به خط تولید توسط مهندسان بررسی می‌شود.
استراتژی لایه‌چینی (Stackup) و بهره‌گیری از ظرفیت خازنی صفحات مس (Inter-Plane Capacitance)
در فرکانس‌های بالاتر از ۱۵۰ تا ۲۰۰ مگاهرتز، خازن‌های دی‌کوپلینگ SMD روی برد به دلیل اندوکتانس اتصالات و پایه‌ها عملاً اثر خود را از دست می‌دهند و تنها خازن مسطح تشکیل‌شده میان صفحه ولتاژ (Power Plane) و صفحه زمین (Ground Plane) است که امپدانس PDN را پایین نگه می‌دارد. طبق اصول فیزیک الکترومغناطیس، دو صفحه موازی مس با مساحت A که توسط یک دی‌الکتریک به ضخامت d و ضریب گذردهی نسبی ε_r از هم جدا شده‌اند، خازنی با ظرفیت بسیار ایده‌آل و بدون اندوکتانس سربی تشکیل می‌دهند.
جفت لایه‌های تغذیه و گراند با دی‌الکتریک نازک (Thin Prepreg Sandwich)
فرمول محاسبه خازن صفحات مسطح در PCB به صورت زیر است:
C_plane = (epsilon_0 × epsilon_r × Area) / d
در این معادله:
- epsilon_0: ثابت گذردهی خلأ معادل ۸.۸۵۴ پیکوفاراد بر متر (8.854 pF/m).
- epsilon_r: ضریب دی‌الکتریک ماده پایه (برای ماده استاندارد FR-4 TG150 در فرکانس ۱ گیگاهرتز در حدود ۴.۲ تا ۴.۴ است).
- Area: مساحت همپوشانی صفحات مس به متر مربع.
- d: ضخامت دی‌الکتریک بین دو صفحه مس به متر.
بررسی این معادله یک واقعیت مهندسی حیاتی را آشکار می‌سازد: ظرفیت خازنی با کاهش ضخامت دی‌الکتریک (d) نسبت معکوس دارد. اگر در یک طراحی استک‌آپ شش لایه یا استک‌آپ هشت لایه، لایه تغذیه را با یک پری‌پریگ بسیار نازک (مثلاً ۳ میل معادل ۰.۰۷۶ میلی‌متر، نظیر پری‌پریگ 1080 یا 2116) در مجاورت صفحه زمین قرار دهید، ظرفیت خازنی صفحات تا ۴ برابر نسبت به استفاده از هسته ضخیم (مثلاً ۱۲ میل) افزایش می‌یابد. علاوه بر این، اندوکتانس پخش صفحات (Spreading Inductance) نیز به شدت کاهش پیدا می‌کند.
فرمول محاسبه ظرفیت خازنی توزیع‌شده صفحات و مهار امواج ایستاده (Cavity Resonance)
جفت صفحات تغذیه و زمین علاوه بر رفتار خازنی، مانند یک تشدیدگر حفره‌ای مایکروویو (Cavity Resonator) عمل می‌کنند که در فرکانس‌های خاصی دچار تشدید امواج ایستاده و پیک‌های شدید امپدانس می‌گردند. فرکانس تشدید حفره برای مدهای تشدید m و n در ابعاد برد به صورت زیر محاسبه می‌شود:
f_res = (c / (2 × sqrt(epsilon_r))) × sqrt((m / W)^2 + (n / L)^2)
در این فرمول c سرعت نور (۳۰۰٬۰۰۰ کیلومتر بر ثانیه)، W عرض برد و L طول برد است. برای جلوگیری از انتشار تشعشعات الکترومغناطیسی از لبه‌های برد در فرکانس‌های تشدید، دو استراتژی استاندارد پیشنهاد می‌شود:
- قانون 20H: عقب‌نشینی صفحه ولتاژ نسبت به صفحه زمین به اندازه حداقل ۲۰ برابر ضخامت دی‌الکتریک میان آن‌ها، تا میدان‌های الکتریکی حاشیه‌ای در لبه برد توسط گراند جذب شده و نویز EMI ساطع نگردد.
- ویا استیچینگ لبه برد (Edge Via Stitching): ایجاد حصاری از ویاهای متصل به گراند در امتداد محیط برد با فاصله کمتر از یک بیستم طول موج کاری (کمتر از ۵ تا ۱۰ میلی‌متر)، جهت قفل کردن تشعشعات در داخل ساختار برد.
برای اطلاعات بیشتر در زمینه استک‌آپ، مقاله راهنمای طراحی PCB چهارلایه: Stackup و Ground Plane را مطالعه فرمایید.
مهندسی خازن‌های دی‌کوپلینگ: انتخاب مقادیر، پکیج‌ها و مهار اندوکتانس حلقه (Loop Inductance)
بزرگ‌ترین دشمن یکپارچگی توان در بردهای مدار چاپی، اندوکتانس حلقه (Loop Inductance) ناشی از مسیر ویاها و تریس‌های متصل‌کننده خازن دی‌کوپلینگ به ریل تغذیه و پد گراند است. یک خازن سرامیکی ایده‌آل روی کاغذ امپدانس بسیار پایینی در فرکانس تشدید خود دارد، اما به محض قرارگیری روی PCB، اندوکتانس انگلی پایه‌ها و سوراخ‌های متالیزه (PTH) رفتار خازن را دگرگون می‌سازد.
چرا ترکیب چند مقدار خازن می‌تواند باعث رزونانس موازی (Anti-Resonance) شود؟
در روش‌های سنتی طراحی مدار، رسم بر این بود که مقادیر مختلف خازن با اختلاف یک دهه (مثلاً ۱۰μF، ۱۰۰nF و ۱nF) به صورت موازی کنار آی‌سی قرار داده شود. با این حال، تحلیل‌های دقیق یکپارچگی توان نشان می‌دهد که در فرکانس‌هایی بین فرکانس تشدید سری (SRF) خازن بزرگ‌تر (که در آن ناحیه خاصیت سلفی پیدا کرده) و خازن کوچک‌تر (که هنوز خاصیت خازنی دارد)، یک مدار تانک LC موازی شکل می‌گیرد.
این پدیده «ضد تشدید» (Anti-Resonance Peak) نامیده می‌شود و می‌تواند امپدانس PDN را در یک فرکانس خاص به اندازه ۱۰ تا ۲۰ برابر امپدانس هدف افزایش دهد! اگر فرکانس سوئیچینگ تراشه یا یکی از هارمونیک‌های اصلی کلاک دقیقاً بر روی این قله ضد تشدید منطبق شود، سیستم دچار خطای سیگنال قطعی خواهد شد. راهکار مهندسی در سال ۱۴۰۵ به شرح زیر است:
- استفاده از خازن‌هایی با مقدار یکسان و چندگانه (مثلاً چندین خازن ۱۰۰ نانوفاراد پکیج 0402 با ESR کنترل‌شده)، زیرا مقادیر یکسان موازی بدون ایجاد قله‌های ضدتشدید میان‌باندی، ظرفیت کل را افزایش و اندوکتانس کل را تقسیم بر N می‌کنند.
- بهره‌گیری از خازن‌های با ESR اندکی بالاتر در صورت نیاز به تعدیل (Damping) قله‌های ضد تشدید تیز.
تکنیک‌های روتینگ پد خازن و ویاها: کاهش اندوکتانس از طریق via-in-pad و ویاهای موازی
اندوکتانس حلقه یک خازن دی‌کوپلینگ از سه مؤلفه اصلی تشکیل شده است:
L_loop = L_via + L_trace + ESL_capacitor
در این میان، اندوکتانس ویاها (L_via) بیشترین سهم را ایفا می‌کند (تقریباً ۰.۵ تا ۱.۲ نانوهانری به ازای هر ویا با قطر مته ۰.۳ میلی‌متر و عمق ۱.۶ میلی‌متر). جدول مهندسی زیر اثر سبک‌های مختلف قرارگیری ویا و پد را بر اندوکتانس حلقه نشان می‌دهد:
| روش چیدمان و اتصال خازن | مقدار تقریبی اندوکتانس حلقه (L_loop) | تأثیر بر رفتار فرکانسی | توصیه مهندسی DFM بردیفای |
|---|---|---|---|
| تریس بلند با ویا در انتهای مسیر (Side-trace Via) | ۲.۵ تا ۴.۰ نانوهانری | بسیار ضعیف؛ افت شدید کارایی خازن بالای ۱۰ مگاهرتز | کاملاً مردود در مدارهای دیجیتال پرسرعت |
| ویا در مجاورت طولی پد (End-Via) | ۱.۲ تا ۱.۸ نانوهانری | متوسط؛ مناسب مدارهای عمومی با فرکانس کاری تا ۵۰ مگاهرتز | حداقل چیدمان قابل قبول در بردهای ۴ لایه |
| ویاهای جانبی موازی چسبیده به پد (Side-by-Side Vias) | ۰.۶ تا ۰.۹ نانوهانری | بسیار خوب؛ کاهش اندوکتانس به دلیل اتصال با حداقل فاصله حلقه | توصیه استاندارد برای پکیج‌های 0603 و 0402 |
| دو جفت ویا موازی در هر پد (Dual Via Pair) | ۰.۳ تا ۰.۵ نانوهانری | عالی؛ تقسیم اندوکتانس ویاها بر دو و کاهش اثر متقابل | الزامی برای ریل‌های توان پردازنده‌های FPGA و کلاک‌های گیگاهرتزی |
| فناوری ویا داخل پد (Via-in-Pad / VIPPO) | کمتر از ۰.۲۵ نانوهانری | حداکثر راندمان ممکن؛ حذف کامل تریس اتصال | نیازمند پرکردن با رزین و آبکاری مس (IPC-4761 Type VII) |
برای آشنایی با جزئیات بیشتر در مورد بستن و پر کردن ویاها، مقاله پوشش و بستن ویا در PCB بر اساس استاندارد IPC-4761 و راهنمای جای‌گذاری خازن بای‌پس روی PCB را مرور کنید.
افت ولتاژ DC و محاسبات گرمایی مس بر اساس استاندارد IPC-2152 و IPC-2221B
یکپارچگی توان تنها به تحلیل فرکانس بالا (AC) خلاصه نمی‌شود؛ تحلیل DC که تحت عنوان IR Drop شناخته می‌شود، بررسی مقاومت اهمی خالص صفحات و تریس‌های مس است. با کاهش ولتاژ کاری پردازنده‌ها به محدوده ۱.۰ ولت، ۰.۹ ولت و حتی ۰.۷۵ ولت، مجاز بودن افت ولتاژ به چند ده میلی‌ولت محدود شده است. اگر در مسیری ۵ آمپر جریان عبور کند، مقاومت ناچیز ۱۰ میلی‌اهمی مس باعث ۵۰ میلی‌ولت افت ولتاژ می‌شود که بیش از ۵٪ تلرانس کل ریل را می‌بلعد!
تحلیل DC IR Drop و حداقل پهنای ترک‌های تغذیه
مقاومت اهمی یک مسیر رسانای مسی از فرمول استاندارد زیر استخراج می‌شود:
R_dc = rho × (L / (W × t))
که در آن rho مقاومت ویژه مس (حدود ۱.۷۲ × ۱۰^-۸ اهم-متر در دمای ۲۰ درجه سانتی‌گراد)، L طول مسیر، W پهنای مسیر و t ضخامت مس است. برای بردهای استاندارد با مس ۱ اونس (ضخامت نامی ۳۵ میکرون)، مقاومت لایه‌ای (Sheet Resistance) تقریباً ۰.۵ میلی‌اهم بر هر مربع (mΩ/sq) است.
بر اساس استاندارد IPC-2152 (استاندارد تعیین ظرفیت جریان در طراحی بردهای مدار چاپی که جایگزین جداول قدیمی IPC-2221 گردیده است)، اتلاف حرارتی لایه‌های داخلی با لایه‌های خارجی متفاوت است؛ لایه‌های داخلی به دلیل احاطه شدن توسط رزین اپوکسی با ضریب هدایت حرارتی پایین، ظرفیت خنک‌کاری کمتری دارند و برای جریان یکسان نیاز به پهنای مس بیشتری دارند تا افزایش دمای مجاز (Delta_T) از ۱۰ یا ۲۰ درجه سانتی‌گراد فراتر نرود.
برای اطلاع از روابط دقیق پهنای تریس، حتماً مقاله محاسبه پهنای ترک PCB بر اساس جریان؛ راهنمای استانداردهای IPC-2152 و IPC-2221 را مطالعه کنید.
قواعد استفاده از مس سنگین (Heavy Copper) و ضخامت مس 1oz در برابر 2oz
در بردهای چندلایه صنعتی، سیستم‌های اینورتر، درایورهای موتور و منابع تغذیه سوئیچینگ توان‌بالا، استفاده از مس ۱ اونس (35µm) پاسخگوی افت ولتاژ و حرارت ناشی از عبور جریان‌های پیوسته بالای ۱۰ آمپر نخواهد بود. در این موارد، سفارش مس ۲ اونس (70µm) یا مس سنگین (Heavy Copper تا 3oz و 4oz) مقاومت اهمی مسیر را به نصف یا یک‌سوم کاهش می‌دهد.
نکته کلیدی در سفارش مس با ضخامت بالا، در نظر گرفتن ضوابط ساخت (DFM) است؛ با افزایش ضخامت مس، حداقل فاصله مجاز بین خطوط (Clearance) و حداقل پهنای ترک قابل تولید توسط کارخانه افزایش می‌یابد (مثلاً حداقل فاصله از ۵ یا ۶ میل برای مس ۱ اونس، به ۸ تا ۱۰ میل برای مس ۲ اونس می‌رسد). کارشناسان بردیفای در مرحله پیش‌بررسی، هماهنگی پهنای ترک‌ها با وزن مس انتخابی را اعتبارسنجی می‌کنند. راهنمای تکمیلی در مقاله برد مس سنگین چیست؟ راهنمای طراحی و ساخت PCB با مس 2oz تا 6oz در دسترس شماست.
چک‌لیست مهندسی DFM برای طراحی شبکه PDN پیش از برون‌سپاری فایل Gerber
پیش از ارسال فایل‌های ساخت به پلتفرم بردیفای، بازرسی هفت مرحله‌ای زیر را در نرم‌افزار طراحی PCB (نظیر Altium Designer، KiCad یا Cadence Allegro) اعمال فرمایید تا از سلامت یکپارچگی توان اطمینان حاصل شود:
- محاسبه و مستندسازی امپدانس هدف (Z_target): برای تمامی ریل‌های توان بحرانی (Core، DDR، PLL، پورت‌های مخابراتی) امپدانس هدف را بر اساس جریان پیک گذرا محاسبه کرده و در مستندات پروژه ثبت کنید.
- پیوستگی کامل صفحات مسطح زمین و تغذیه: اطمینان حاصل کنید که هیچ دسته ویا یا ترک‌های متراکمی باعث تکه‌تکه شدن (Swiss-cheese effect) صفحات مس ریل‌های تغذیه یا مسیرهای بازگشت زمین نشده باشند.
- بهینه‌سازی جهت لایه‌های مجاور GND-PWR: بررسی کنید که صفحات تغذیه حداقل با یک صفحه زمین تمام‌عیار جفت شده باشند و ضخامت دی‌الکتریک میان آن‌ها کمترین مقدار ممکن در استک‌آپ باشد.
- قرارگیری خازن‌های سرامیکی در کمترین فاصله: پایه‌های تغذیه هر آی‌سی سریع باید از طریق کوتاه‌ترین حلقه به خازن دی‌کوپلینگ با ویاهای دوبل متصل باشند.
- اجتناب از تغییر لایه ریل‌های توان با ویاهای تک: در صورت عبور ریل تغذیه از یک لایه به لایه دیگر، حتماً از چندین ویا به صورت موازی (حداقل ۲ تا ۴ ویا بسته به جریان) برای کاهش مقاومت و اندوکتانس استفاده شود.
- کنترل حرارتی و ایجاد اتصالات Thermal Relief استاندارد: اتصالات پدهای لحیم‌کاری قطعات به پلی‌گان‌های ضخیم مس را به صورت ترمال ریلیف مناسب ۴ شاخه طراحی کنید تا در حین مونتاژ SMT اتلاف حرارتی مانع تشکیل اتصال لحیم صحیح نشود (مطابق با مقاله ترمال ریلیف در PCB چیست؟).
- خروجی گرفتن دقیق از فایل دریل Excellon و استک‌آپ لایه‌ها: اطمینان حاصل کنید که ترتیب لایه‌ها و موقعیت سوراخ‌های آبکاری‌شده (PTH) به درستی در فایل‌های ساخت تولید شده‌اند (مطابق چک‌لیست بررسی فایل دریل PCB (Excellon)).
چرا بردیفای (Bordify) مطمئن‌ترین مسیر برای تولید بردهای چندلایه با یکپارچگی توان بالا است؟
تولید موفق بردهای چندلایه با شبکه توزیع توان حساس، به دقت در فرآیند پرس لایه‌ها (Lamination)، کنترل دقیق ضخامت دی‌الکتریک و آبکاری متالیزاسیون سوراخ‌ها وابسته است. پلتفرم بردیفای (bordify.ir) در سال ۱۴۰۵ تجربه‌ای متمایز و حرفه‌ای برای مهندسان سخت‌افزار به ارمغان آورده است:
- بررسی فنی مهندسی پیش از تولید (DFM Pre-Flight): فایل گربر ارسالی شما صرفاً به عنوان یک تصویر پردازش نمی‌شود؛ تیم مهندسی بردیفای استک‌آپ لایه‌ها، فاصله‌های عایقی، وضعیت صفحات مس و تلرانس‌های سوراخ‌کاری را پیش از آغاز تولید ارزیابی می‌کند تا از بروز خطاهای فاجعه‌بار جلوگیری شود.
- محاسبه آنلاین و تفکیک‌شده قیمت: در بردیفای فرآیند سفارش با شفافیت مطلق همراه است. هزینه ساخت برد، گزینه‌های انتخابی نظیر ضخامت مس، فینیش سطحی (طلای غوطه‌وری ENIG یا قلع‌اندود HASL)، رنگ ماسک لحیم و هزینه حمل‌ونقل به طور تفکیک‌شده و در همان لحظه بدون کوچک‌ترین هزینه پنهان محاسبه و ارائه می‌گردد.
- آزمون کنترل کیفیت ۱۰۰٪ با Flying Probe: کلیه بردهای چندلایه سفارش داده شده در بردیفای تحت تست پراب پروازی قرار می‌گیرند تا قطعی‌های احتمالی لایه‌های میانی یا اتصالات کوتاه ناخواسته قبل از ارسال به طور قطعی شناسایی و حذف شوند.
- پشتیبانی مهندسی و تکیه بر استانداردهای IPC: همراهی کارشناسان مسلط به استانداردهای بین‌المللی IPC-2221، IPC-6012 و IPC-A-600 تضمین می‌کند بردی که تحویل می‌گیرید دقیقاً منطبق بر نیازهای عملکردی سیستم شماست.
«خرید و سفارش PCB؛ از فایل Gerber تا بردی که می‌توانید رویش حساب کنید.» این شعار بردیفای و تعهد بنیادین ما به جامعه مهندسی کشور است.
سوالات متداول مهندسان درباره طراحی PDN و استعلام قیمت PCB در سال ۱۴۰۵
آیا در بردهای دو لایه می‌توان شبکه توزیع توان با امپدانس هدف بسیار پایین ساخت؟
خیر، در بردهای دو لایه به دلیل ضخامت زیاد ماده دی‌الکتریک بین لایه بالا و پایین (معمولاً ۱.۶ میلی‌متر)، ظرفیت خازنی صفحات مسطح عملاً صفر است و امکان دستیابی به امپدانس‌های زیر ۱۰۰ میلی‌اهم در فرکانس‌های بالا وجود ندارد. برای سیستم‌های دارای پردازنده‌های پرسرعت و جریان‌های متغیر، حداقل طراحی یک برد چهار لایه با لایه زمین پیوسته الزامی است (به مقاله طراحی PCB دو لایه و چیدمان گراند مراجعه فرمایید).
تفاوت فینیش سطحی ENIG و HASL در رفتار امپدانسی PDN چیست؟
فینیش سطحی تأثیر مستقیمی بر مقاومت DC پدهای تغذیه و کیفیت اتصال خازن‌های دی‌کوپلینگ دارد. فینیش طلای غوطه‌وری ENIG به دلیل مسطح بودن کامل و مقاومت در برابر اکسیداسیون، پایداری لحیم‌کاری خازن‌های با پکیج ریز نظیر 0402 و 0201 را تضمین نموده و اندوکتانس اتصال را در بهینه‌ترین حالت حفظ می‌کند (بررسی مقایسه در راهنمای فینیش ENIG یا HASL).
چگونه استک‌آپ برد را در استعلام قیمت آنلاین بردیفای انتخاب کنیم؟
شما می‌توانید با ورود به صفحه ثبت سفارش و استعلام قیمت بردیفای، تعداد لایه‌ها (از ۲ لایه تا بردهای چندلایه پیشرفته)، ضخامت برد (مثلاً 1.6mm یا 1.0mm) و وزن مس را تعیین کرده و فایل Gerber خود را بارگذاری نمایید تا کارشناسان فنی بردیفای تطابق پارامترها را بررسی نمایند.