طراحی استک‌آپ PCB ده لایه چیست و چرا انتخابی راهبردی در بردهای پیشرفته است؟
طراحی استک‌آپ PCB ده لایه فرآیند مهندسی تعیین توالی دقیق ۱۰ لایه مس، تخصیص صفحات مرجع زمین (GND) و تغذیه (Power)، و محاسبه ضخامت هسته‌ها (Core) و پیش‌آغشته‌ها (Prepreg) بر اساس استانداردهای IPC-2221B و IPC-2141A است تا بازگشت جریان بدون ناپیوستگی، کنترل امپدانس خطوط با تلرانس ±۱۰٪، و حذف هم‌شنوی و تداخل الکترومغناطیسی (EMI) تضمین شود.
در سال ۱۴۰۵، صنعت الکترونیک و سخت‌افزار پیشرفته با ورود گسترده سیستم‌های روی چیپ (SoC) متراکم، ماژول‌های پردازش هوش مصنوعی لبه (Edge AI)، پردازنده‌های FPGA با بیش از ۴۰۰ تا ۱۰۰۰ پایه BGA، گذرگاه‌های حافظه DDR4 و DDR5، و خطوط پرسرعت PCIe Gen 3/4/5 با نرخ تبادل فراتر از ۱۶ گیگابیت بر ثانیه روبرو است. در چنین سیستم‌های پیچیده‌ای، بردهای ۲ یا ۴ لایه توانایی پاسخگویی به الزامات امپدانس و یکپارچگی سیگنال را ندارند. حتی بردهای ۶ و ۸ لایه نیز هنگام مسیریابی همزمان چند گذرگاه حافظه با روتینگ ۶۴ بیتی، درگاه‌های شبکه گیگابیتی و چندین طبقه تغذیه ولتاژ پایین (نظیر ۰٫۸ ولت، ۱٫۰ ولت، ۱٫۲ ولت، ۱٫۸ ولت و ۳٫۳ ولت)، با گلوگاه‌های شدید کمبود کانال مسیریابی و ناپیوستگی صفحات مرجع مواجه می‌شوند.
طراحی استک‌آپ ۱۰ لایه این بن‌بست مهندسی را می‌شکند؛ زیرا به طراح اجازه می‌دهد حداقل ۴ تا ۶ لایه سیگنال کاملاً شیلدشده (Stripline) به همراه ۴ تا ۶ صفحه مرجع یکپارچه زمین و تغذیه اختصاص دهد. این ساختار نه تنها از انتشار تشعشعات الکترومغناطیسی ناخواسته جلوگیری کرده و انطباق با استانداردهای سازگاری الکترومغناطیسی نظیر CISPR 32 / FCC Class B را تضمین می‌نماید، بلکه امپدانس شبکه توزیع توان (PDN) را در فرکانس‌های گیگاهرتزی به کمترین میزان ممکن می‌رساند. برای آشنایی با اصول پایه‌ای استک‌آپ در لایه‌های کمتر، می‌توانید راهنمای طراحی استک‌آپ PCB هشت لایه و مقاله تخصصی طراحی استک‌آپ PCB شش لایه را در وبلاگ بردیفای مطالعه فرمایید. پلتفرم بردیفای (bordify.ir) به عنوان مرجع ساخت و استعلام آنلاین PCB در ایران، این امکان را فراهم ساخته تا مهندسان بتوانند فایل‌های پیچیده ۱۰ لایه خود را با بررسی مهندسی DFM و بالاترین استانداردهای کیفی به تولید برسانند.
معماری استاندارد استک‌آپ ۱۰ لایه؛ مقایسه چیدمان ۴ لایه سیگنال در برابر ۶ لایه سیگنال
معماری استک‌آپ ۱۰ لایه به دو پیکربندی بنیادین تفکیک می‌شود: چیدمان ۴ لایه سیگنال / ۶ صفحه مرجع برای دستیابی به بالاترین سطح یکپارچگی سیگنال و توان، و چیدمان ۶ لایه سیگنال / ۴ صفحه مرجع برای دستیابی به حداکثر تراکم مسیریابی در پکیج‌های فشرده BGA.
انتخاب میان این دو ساختار، تعیین‌کننده سرنوشت عملکردی، هزینه ساخت و پیچیدگی قوانین طراحی (Design Rules) پروژه سخت‌افزاری شماست. طراحان باید بر اساس تعداد خطوط پرسرعت، حساسیت تداخل الکترومغناطیسی و تراکم پایه‌های چیپست‌های اصلی، چیدمان بهینه را برگزینند:
چیدمان نوع اول: ۴ لایه سیگنال و ۶ لایه مرجع (Ultra-High SI/PI Architecture)
در این معماری، تمرکز مطلق بر حذف هرگونه هم‌شنوی (Crosstalk) و بهینه‌سازی شبکه توزیع توان (PDN) است. توالی لایه‌ها از بالا به پایین به شرح زیر است:
- لایه ۱ (Top Signal): سیگنال سطحی (Microstrip)، قطعات SMD و خطوط تست.
- لایه ۲ (GND Plane): صفحه زمین پیوسته و یکپارچه (صفحه مرجع ایده‌آل برای لایه ۱ و لایه ۳).
- لایه ۳ (Inner Signal 1): سیگنال استریپ‌لاین مدفون (Stripline) با بالاترین درجه حفاظت نویز (مختص کلاک‌های حساس و خطوط دیفرانسیل پرسرعت).
- لایه ۴ (Power Plane 1): صفحه تغذیه برای ریل‌های ولتاژ حساس هسته پردازنده (Core VDD).
- لایه ۵ (GND Plane): صفحه زمین محافظ میانی.
- لایه ۶ (GND Plane): صفحه زمین متقارن مرکزی (ایزولاسیون کامل بخش بالا و پایین استک‌آپ).
- لایه ۷ (Power Plane 2): صفحه تغذیه ریل‌های جانبی، بافرها و درگاه‌های خروجی (I/O VDD).
- لایه ۸ (Inner Signal 2): سیگنال استریپ‌لاین مدفون (مختص باس داده حافظه و خطوط گیگابیتی).
- لایه ۹ (GND Plane): صفحه زمین پیوسته زیرین (صفحه مرجع برای لایه ۸ و لایه ۱۰).
- لایه ۱۰ (Bottom Signal): سیگنال سطحی (Microstrip)، کانکتورها و قطعات پشتی برد.
بزرگترین مزیت این چیدمان، وجود صفحات زمین مجاور برای تک‌تک لایه‌های سیگنال است؛ هیچ لایه سیگنالی در مجاورت مستقیم لایه سیگنال دیگر قرار ندارد، بنابراین هم‌شنوی Broadside به صفر میل می‌کند. علاوه بر این، قرارگیری صفحات توان و گراند در لایه‌های ۴ و ۵، و همچنین ۶ و ۷ با ضخامت دی‌الکتریک نازک (کمتر از ۴ میل)، یک خازن صفحه‌ای توزیع‌شده قدرتمند (Inter-plane Capacitance) ایجاد می‌کند که نویزهای فرکانس بالای سوئیچینگ را قبل از رسیدن به قطعات خنثی می‌سازد.
چیدمان نوع دوم: ۶ لایه سیگنال و ۴ لایه مرجع (High-Density Routing Architecture)
هنگامی که با پردازنده‌های گرافیکی (GPU)، پردازنده‌های کاربردی (Application Processors) یا FPGAهای با گام پایه‌های ریز (Fine-pitch BGA زیر ۰٫۸ میلی‌متر) سر و کار داریم، ۴ لایه سیگنال پاسخگوی حجم بالای خطوط فرار (BGA Escape) نخواهد بود. در این شرایط، چیدمان ۶ سیگنال / ۴ صفحه به کار گرفته می‌شود:
- لایه ۱ (Top Signal): سیگنال سطحی (Microstrip).
- لایه ۲ (GND Plane): صفحه زمین سراسری.
- لایه ۳ (Inner Signal 1): استریپ‌لاین نامتقارن (مسیریابی افقی - Horizontal).
- لایه ۴ (Inner Signal 2): استریپ‌لاین نامتقارن (مسیریابی عمودی - Vertical).
- لایه ۵ (GND Plane): صفحه زمین داخلی.
- لایه ۶ (Power Plane): صفحه توان چندبخشی (Split Power Plane).
- لایه ۷ (Inner Signal 3): استریپ‌لاین نامتقارن (مسیریابی افقی - Horizontal).
- لایه ۸ (Inner Signal 4): استریپ‌لاین نامتقارن (مسیریابی عمودی - Vertical).
- لایه ۹ (GND Plane): صفحه زمین سراسری.
- لایه ۱۰ (Bottom Signal): سیگنال سطحی (Microstrip).
قانون حیاتی روتینگ متعامد (Orthogonal Routing) در چیدمان ۶ سیگنال: در این ساختار، لایه‌های ۳ و ۴ (و لایه‌های ۷ و ۸) در کنار یکدیگر قرار می‌گیرند و لایه زمین میانی میان آن‌ها وجود ندارد. در این حالت، طراح موظف است ترک‌های لایه ۳ را صرفاً در جهت افقی و ترک‌های لایه ۴ را با زاویه ۹۰ درجه در جهت عمودی رسم نماید. در صورت هم‌مسیر شدن موازی ترک‌ها روی این دو لایه مجاور، تداخل القایی و خازنی دوطرفه (Broadside Coupling) چنان اعوجاجی روی سیگنال ایجاد می‌کند که نمودار چشم (Eye Diagram) خطوط انتقال به سرعت بسته خواهد شد.
جدول مقایسه فنی و پارامترهای مهندسی چیدمان‌های استک‌آپ ۱۰ لایه
پارامترهای عملکردی و محدودیت‌های فیزیکی دو چیدمان اصلی استک‌آپ ۱۰ لایه بر اساس ضخامت استاندارد ۱٫۶ میلی‌متر در جدول زیر مقایسه شده است:
| پارامتر فنی و مهندسی | چیدمان ۴ سیگنال / ۶ صفحه مرجع | چیدمان ۶ سیگنال / ۴ صفحه مرجع | تاثیر در مدارات الکترونیکی |
|---|---|---|---|
| تعداد لایه‌های روتینگ آزاد | ۴ لایه (۲ میکروستریپ + ۲ استریپ‌لاین) | ۶ لایه (۲ میکروستریپ + ۴ استریپ‌لاین) | تعیین ظرفیت تراکم ترک‌ها در بردهای متراکم |
| ایزولاسیون هم‌شنوی (Crosstalk) | فوق‌العاده عالی (بیش از -60dB) | متوسط (نیازمند روتینگ عمود بر هم) | حفظ یکپارچگی خطوط داده DDR و کلاک |
| پایداری امپدانس PDN و دکوپلینگ | عالی (دو جفت صفحه توان-زمین جفت‌شده) | معمولی (نیازمند خازن‌های SMD بیشتر) | کاهش نویز ریپل ولتاژ در پردازنده‌های پرمصرف |
| حفاظت در برابر تشعشع EMI | حداکثری (تمام استریپ‌لاین‌ها دوطرف شیلد) | خوب (حفاظت یک‌طرفه در لایه‌های میانی) | قبولی در تست‌های سخت‌گیرانه استاندارد EMC |
| حساسیت به فرآیند مونتاژ | بسیار پایین و پایدار | نیازمند کنترل دقیق تلرانس فاصله لایه‌ها | پیشگیری از اعوجاج سیگنال در سرعت‌های بالا |
| کاربرد اصلی در صنایع | رادارهای نظامی، تجهیزات مخابراتی، پزشکی | بردهای صنعتی اینترنت اشیا، کامپیوترهای تک‌برد | انتخاب بهینه بر اساس بودجه و نیاز سخت‌افزاری |
برای اطلاع از نحوه چیدمان در بردهای ۴ لایه صنعتی، مطالعه راهنمای طراحی استک‌آپ برد ۴ لایه و صفحات گراند به طراحان توصیه می‌شود.
محاسبات کنترل امپدانس در برد ۱۰ لایه بر اساس استاندارد IPC-2141A
محاسبه دقیق امپدانس مشخصه خطوط تک‌سیمه (۵۰ اهم) و زوج‌های دیفرانسیل (۹۰ اهم و ۱۰۰ اهم) در بردهای ۱۰ لایه بر اساس استاندارد IPC-2141A، مستلزم تعیین ضخامت مس، ثابت دی‌الکتریک مؤثر (Dk) مواد پیش‌آغشته و فاصله دقیق تا صفحات مرجع مجاور با تلرانس ساخت کمتر از ±۱۰٪ است.
در فرکانس‌های کاری بالای ۱۰۰ مگاهرتز یا زمان‌های صعود سیگنال کمتر از ۱ نانوثانیه، ترک‌های برد مدار چاپی دیگر صرفاً یک سیم رسانا نیستند؛ بلکه به خط انتقال مایکروویو با پارامترهای توزیع‌شده سلفی، خازنی و مقاومتی تبدیل می‌شوند. هرگونه عدم انطباق امپدانس در مسیر انتقال باعث انعکاس سیگنال (Signal Reflection)، ایجاد اعوجاج زنگ (Ringing)، جهش ولتاژ و خطا در تشخیص سطوح منطقی دیجیتال می‌گردد.
فرمول ریاضی امپدانس میکروستریپ سطحی (Surface Microstrip) طبق IPC-2141A
برای ترک‌های سیگنال سطحی در لایه‌های ۱ و ۱۰ که از یک سو با هوای آزاد و از سوی دیگر با پیش‌آغشته (Prepreg) در ارتباط هستند، امپدانس مشخصه از رابطه زیر محاسبه می‌شود:
$$Z_0 = \frac{87}{\sqrt{\epsilon_r + 1.41}} \ln\left( \frac{5.98 H}{0.8 W + T} \right)$$
در این رابطه:
- $Z_0$: امپدانس مشخصه خط بر حسب اهم (هدف معمول: ۵۰ اهم).
- $\epsilon_r$: ثابت دی‌الکتریک نسبی لمینت (برای FR-4 استاندارد بین ۴٫۰ تا ۴٫۴).
- $W$: عرض ترک رسانا بر حسب میل (mil) یا میلی‌متر.
- $H$: ضخامت دی‌الکتریک بین ترک و صفحه زمین زیرین.
- $T$: ضخامت فویل مس تمام‌شده (برای مس ۱ اونس معادل ۱٫۴ میل یا ۳۵ میکرومتر).
فرمول امپدانس خطوط استریپ‌لاین متقارن (Symmetric Stripline) در لایه‌های میانی
برای لایه‌های داخلی (نظیر لایه ۳ و ۸ در چیدمان ۴ سیگنال) که میان دو صفحه زمین محصور شده‌اند، فرمول استاندارد استریپ‌لاین به صورت زیر بیان می‌شود:
$$Z_0 = \frac{60}{\sqrt{\epsilon_r}} \ln\left( \frac{1.9 B}{0.8 W + T} \right)$$
که در آن $B$ فاصله کلی میان دو صفحه زمین بالا و پایین لایه استریپ‌لاین است. از آنجا که در استریپ‌لاین‌ها محیط انتشار کاملاً همگن و احاطه‌شده با رزین اپوکسی و الیاف شیشه است، امواج الکترومغناطیسی با سرعت یکنواخت‌تری حرکت کرده و هیچ تشعشع جانبی به خارج از برد ندارند.
جدول مهندسی ساختار لایه‌ها، ضخامت دی‌الکتریک و ابعاد خطوط امپدانس در برد ۱۰ لایه (ضخامت کل ۱٫۶ میلی‌متر)
مشخصات فیزیکی متریال، نوع هسته‌ها و پارامترهای روتینگ امپدانس کنترل‌شده در استک‌آپ ۱۰ لایه با لمینت High-Tg FR-4 در جدول زیر مدلسازی شده است:
| شماره لایه | نام و نقش لایه | نوع متریال و ساختار فیزیکی | ضخامت متریال (mil / mm) | وزن مس اولیه و تمام‌شده | عرض ترک ۵۰ اهم (Single) | مشخصات زوج دیفرانسیل ۱۰۰ اهم (Diff) |
|---|---|---|---|---|---|---|
| L1 (Top) | سیگنال خارجی | مس روکش‌شده + آبکاری | 1.4 mil (35 µm) | 0.5 oz -> 1.0 oz | W = 5.8 mil (0.147 mm) | W = 4.5 mil, S = 6.0 mil (PCIe / Eth) |
| عایق ۱-۲ | دی‌الکتریک | Prepreg (1x 2116 / 1080) | 4.0 mil (0.102 mm) | -- | -- | -- |
| L2 | صفحه زمین (GND) | فویل مس هسته داخلی | 0.6 mil (15 µm) | 0.5 oz (18 µm) | صفحه کامل مس | بازشو آنتی‌پد ویاها: Dia = 24 mil |
| عایق ۲-۳ | هسته عایق (Core) | FR-4 High-Tg Laminate | 4.5 mil (0.114 mm) | -- | -- | -- |
| L3 | سیگنال داخلی ۱ | مس طرح‌دار استریپ‌لاین | 0.6 mil (15 µm) | 0.5 oz (18 µm) | W = 4.2 mil (0.107 mm) | W = 3.8 mil, S = 6.5 mil (DDR4 / PCIe) |
| عایق ۳-۴ | دی‌الکتریک | Prepreg (1x 2116) | 4.0 mil (0.102 mm) | -- | -- | -- |
| L4 | صفحه توان (PWR) | فویل مس هسته داخلی | 0.6 mil (15 µm) | 0.5 oz (18 µm) | صفحه مس بخش‌بندی‌شده | ایزولاسیون ریل‌ها: حداقل 10 mil |
| عایق ۴-۵ | هسته عایق (Core) | FR-4 High-Tg Laminate | 8.0 mil (0.203 mm) | -- | -- | -- |
| L5 | صفحه زمین (GND) | فویل مس هسته داخلی | 0.6 mil (15 µm) | 0.5 oz (18 µm) | صفحه کامل مس | شیلد مرکزی استک‌آپ |
| عایق ۵-۶ | پیش‌آغشته مرکزی | Prepreg (2x 7628 / 2116) | 8.5 mil (0.216 mm) | -- | -- | مرکز تقارن فیزیکی استک‌آپ |
| L6 | صفحه زمین (GND) | فویل مس هسته داخلی | 0.6 mil (15 µm) | 0.5 oz (18 µm) | صفحه کامل مس | شیلد متقارن مرکزی |
| عایق ۶-۷ | هسته عایق (Core) | FR-4 High-Tg Laminate | 8.0 mil (0.203 mm) | -- | -- | -- |
| L7 | صفحه توان (PWR) | فویل مس هسته داخلی | 0.6 mil (15 µm) | 0.5 oz (18 µm) | صفحه مس بخش‌بندی‌شده | خازن مسطح با لایه ۶ |
| عایق ۷-۸ | دی‌الکتریک | Prepreg (1x 2116) | 4.0 mil (0.102 mm) | -- | -- | -- |
| L8 | سیگنال داخلی ۲ | مس طرح‌دار استریپ‌لاین | 0.6 mil (15 µm) | 0.5 oz (18 µm) | W = 4.2 mil (0.107 mm) | W = 3.8 mil, S = 6.5 mil (High-Speed) |
| عایق ۸-۹ | هسته عایق (Core) | FR-4 High-Tg Laminate | 4.5 mil (0.114 mm) | -- | -- | -- |
| L9 | صفحه زمین (GND) | فویل مس هسته داخلی | 0.6 mil (15 µm) | 0.5 oz (18 µm) | صفحه کامل مس | صفحه مرجع لایه ۸ و ۱۰ |
| عایق ۹-۱۰ | دی‌الکتریک | Prepreg (1x 2116 / 1080) | 4.0 mil (0.102 mm) | -- | -- | -- |
| L10 (Bot) | سیگنال خارجی | مس روکش‌شده + آبکاری | 1.4 mil (35 µm) | 0.5 oz -> 1.0 oz | W = 5.8 mil (0.147 mm) | W = 4.5 mil, S = 6.0 mil (USB 3.0 / Eth) |
برای آشنایی عمیق‌تر با مبانی تئوری و معادلات امپدانس، مطالعه مقاله امپدانس کنترل‌شده در برد مدار چاپی مرجع ارزشمندی است.
یکپارچگی سیگنال (SI) و مسیر برگشت جریان (Return Path Continuity)
جریان بازگشتی سیگنال‌های فرکانس بالا همواره در امتداد مسیر با کمترین اندوکتانس (دقیقاً زیر ترک هادی روی صفحه مرجع مجاور) حرکت می‌کند؛ بنابراین عبور ترک از روی شکاف صفحات یا تغییر لایه بدون تعبیه ویاهای دوخت گراند (Ground Stitching Vias)، اندوکتانس حلقه را افزایش داده و منجر به تشعشع شدید EMI و افت ولتاژ می‌شود.
یکی از رایج‌ترین خطاهای طراحان تازه‌کار در بردهای چندلایه، عدم توجه به مسیر برگشت جریان است. در جریان‌های DC یا فرکانس‌های پایین، جریان مسیری را انتخاب می‌کند که کمترین مقاومت اهمی (Resistance) را داشته باشد (کوتاه‌ترین خط مستقیم به منبع). اما در فرکانس‌های رادیویی و لبه‌های پالس سریع مگاهرتزی و گیگاهرتزی، راکتانس سلفی ($X_L = 2\pi f L$) بر مقاومت اهمی غلبه می‌کند؛ بنابراین جریان بازگشتی ترجیح می‌دهد مستقیماً زیر ترک سیگنال جریان یابد تا مساحت حلقه جریان ($Loop Area$) و در نتیجه انرژی الکترومغناطیسی ذخیره‌شده به حداقل برسد.
+-------------------------------------------------------------------------+
| مسیر برگشت جریان در عبور از لایه‌های مختلف و نقش ویاهای دوخت گراند |
+-------------------------------------------------------------------------+
| |
| لایه ۱: ترک سیگنال پرسرعت =====> [ ویا سیگنال ] =====> لایه ۸ |
| لایه ۲: صفحه زمین مرجع (GND) --+ +-- صفحه زمین لایه ۹ |
| | | |
| [ ویا دوخت گراند ] | |
| | (Stitching Via) | |
| +-----------------+ |
| |
| * بدون ویا دوخت گراند: مساحت حلقه افزایش یافته و EMI تشعشع می‌کند! |
| * با ویا دوخت گراند: جریان بازگشتی پیوسته و بدون افت عبور می‌کند. |
+-------------------------------------------------------------------------+
الزامات طلایی حفظ پیوستگی مسیر برگشت در بردهای ۱۰ لایه
- پرهیز مطلق از عبور از روی شکاف صفحات (Split Plane Crossing): اگر در لایه ۴ یا ۷ صفحات تغذیه را برای تأمین چند ولتاژ مختلف قطعه‌بندی کرده‌اید، به هیچ وجه اجازه ندهید ترک سیگنال لایه‌های ۳ یا ۸ از روی مرز شکاف عبور کند. عبور از روی شکاف باعث باز شدن حلقه جریان، تبدیل شدن شکاف به یک آنتن شکافی (Slot Antenna) پرقدرت و جهش ناگهانی امپدانس تا بیش از ۱۵۰ اهم می‌شود.
- قرار دادن ویاهای دوخت گراند (Stitching Vias) در مجاورت ویاهای سیگنال: هنگامی که یک ترک پرسرعت با عبور از ویا از لایه ۱ به لایه ۸ مهاجرت می‌کند، صفحه مرجع آن از صفحه زمین لایه ۲ به صفحه زمین لایه ۹ تغییر می‌یابد. برای اینکه جریان بازگشتی بتواند این شکاف عمودی را بدون ایجاد حلقه طی کند، باید حداقل یک یا دو ویا زمین در فاصله بسیار نزدیک (کمتر از ۳۰ تا ۴۰ میل معادل ۰٫۸ تا ۱٫۰ میلی‌متر) در کنار ویای سیگنال قرار داده شود.
- مزیت مصونیت نویز استریپ‌لاین‌ها: لایه‌های استریپ‌لاین داخلی به دلیل محصور بودن کامل در میان دو صفحه زمین مسی، بیش از ۴۰ دسی‌بل تضعیف در برابر انتشارهای الکترومغناطیسی محیطی ایجاد می‌کنند و بهترین بستر برای مسیرهای کلاک فوق حساس به شمار می‌روند.
تقارن فیزیکی استک‌آپ و مهار تابیدگی (Bow & Twist) طبق IPC-6012 و IPC-TM-650
حفظ تقارن آینه‌ای کامل در توالی هسته‌ها، ضخامت پیش‌آغشته‌ها و چگالی مس در دو سوی خط مرکزی استک‌آپ (میان لایه‌های ۵ و ۶)، تنها راهکار فیزیکی تضمین‌شده برای مهار تابیدگی و کمانش برد مدار چاپی و رعایت حد مجاز حداکثر ۰٫۷۵ درصد طبق استاندارد IPC-6012 است.
در فرآیند مونتاژ قطعات نصب سطحی (SMT)، بردهای مدار چاپی در کوره ریفلو بدون سرب (Lead-Free) تحت شوک حرارتی شدید تا دمای ۲۶۰ درجه سلسیوس قرار می‌گیرند. در این دما، رزین اپوکسی به بالای دمای انتقال شیشه‌ای خود رفته و ضریب انبساط حرارتی آن به شدت جهش می‌کند. اگر استک‌آپ به صورت نامتقارن طراحی شده باشد (مثلاً در لایه‌های بالایی از هسته‌های ضخیم‌تر یا فویل مس سنگین‌تر استفاده شده باشد)، تنش‌های کششی و فشاری هنگام سرد شدن برد یکسان نخواهد بود. نتیجه این عدم تقارن، بروز عیوب مکانیکی شدید است:
- کمانش (Bow): انحنای استوانه‌ای برد که باعث می‌شود چهار گوشه برد روی یک صفحه صاف قرار نگیرد.
- تابیدگی (Twist): پیچش مواج و کروی شکل در قطرهای برد مدار چاپی.
طبق استاندارد بین‌المللی IPC-6012E، حداکثر مقدار مجاز تابیدگی و کمانش برای بردهای حاوی قطعات نصب سطحی (SMT) برابر با ۰٫۷۵ درصد طول برد است (برای بردهای فاقد قطعات SMD این حد ۱٫۵ درصد است). در یک برد صنعتی به ابعاد ۲۰۰ در ۱۵۰ میلی‌متر، کمانش فراتر از ۰٫۷۵ درصد به معنای انحرافی بیش از ۱٫۵ میلی‌متر است. چنین انحرافی باعث بروز خطاهای فاجعه‌بار در خط مونتاژ می‌شود:
- پدیده کلاه روی بالش (Head-in-Pillow): پایه‌های مرکزی قطعات BGA به دلیل بالا آمدن سطح برد به خمیر قلع نمی‌رسند و اتصال باز باقی می‌مانند.
- پل لحیم (Bridging): فشرده شدن بیش از حد پایه‌های گوشه‌ای چیپ BGA روی پدها که منجر به اتصال کوتاه زیر چیپ می‌شود.
- ترک خازن‌های سرامیکی (MLCC Cracking): تنش خمشی وارده به پدهای خازن‌های سرامیکی در حین مهار فیزیکی برد، دی‌الکتریک سرامیکی شکننده خازن را خرد کرده و چند روز پس از تحویل دستگاه به مشتری، اتصال کوتاه فاجعه‌باری در خط تغذیه پدید می‌آورد.
قوانین طراحی برای ساخت (DFM) جهت مهار قطعی تابیدگی در بردهای ۱۰ لایه
- تقارن آینه‌ای ضخامت مس: وزن مس لایه ۱ باید دقیقاً با لایه ۱۰، لایه ۲ با لایه ۹، لایه ۳ با لایه ۸، و لایه‌های ۴ و ۵ با لایه‌های ۶ و ۷ برابر باشد.
- تقارن آینه‌ای عایق‌ها: نوع پارچه شیشه‌ای و درصد رزین پیش‌آغشته‌ها (نظیر 1080، 2116، 7628) در بالای محور تقارن مرکزی باید عینا در پایین محور تکرار شود.
- موازنه‌سازی چگالی مس (Copper Thieving / Copper Pour): لایه‌های سیگنال که دارای مساحت خالی زیادی هستند باید توسط شبکه‌های مسی خنثی (Thieving) به گونه‌ای پوشانده شوند که مساحت پوشش مس در تمام لایه‌ها به تعادل برسد. برای جزئیات آزمون‌های کنترل کیفیت، راهنمای بازرسی کمانش و تابیدگی برد مدار چاپی را مطالعه فرمایید.
انتخاب متریال و رزین اپوکسی؛ چرا بردهای ۱۰ لایه به High-Tg FR-4 نیاز دارند؟
تولید بردهای ۱۰ لایه با لمینت‌های استاندارد FR-4 معمولی (Tg130-140) به دلیل چرخه پرس‌های حرارتی متعدد و انبساط عمودی شدید محور Z اکیداً ممنوع بوده و انطباق با استاندارد IPC-4101E/126 با حداقل دمای انتقال شیشه‌ای ۱۷۰ درجه سلسیوس (High-Tg) الزامی است.
تولید برد ۱۰ لایه به معنای ضخامت دی‌الکتریک متراکم و حضور هزاران سوراخ متالیزه (PTH) با نسبت ابعادی بالا است. اگر لمینت پایه دارای مقاومت حرارتی ضعیفی باشد، در کوره ریفلو با ضریب انبساط عمودی بیش از ۲۵۰ پی‌پی‌ام بر درجه سلسیوس در محور Z منبسط می‌شود؛ در حالی که دیواره مس آبکاری‌شده در سوراخ تنها ۱۷ پی‌پی‌ام منبسط می‌گردد. این اختلاف فاحش، نیروی کششی مهیبی به بشکه مس سوراخ وارد کرده و منجر به پاره شدن مس دیواره (Barrel Cracking) یا ترک زانویی (Knee Cracking) می‌شود.
پارامترهای کلیدی لمینت بردهای ۱۰ لایه بر اساس IPC-4101E
- دمای انتقال شیشه‌ای ($T_g \ge 170^\circ\text{C}$): دمایی که در آن رزین از حالت سخت و شیشه‌ای به حالت نرم و لاستیکی تبدیل می‌شود. لمینت‌های High-Tg پایداری ابعادی برد را تا دماهای بالاتر حفظ می‌کنند.
- دمای تجزیه حرارتی ($T_d \ge 340^\circ\text{C}$): دمایی که در آن رزین اپوکسی ۵ درصد از وزن فیزیکی خود را بر اثر تخریب شیمیایی از دست می‌دهد. در مونتاژهای بدون سرب با پیک دمایی ۲۶۰ درجه، لمینت باید حاشیه امن بالایی داشته باشد.
- زمان تا دلامیناسیون در ۲۸۸ درجه ($T_{288} \ge 15\text{ min}$): مدت زمانی که لمینت می‌تواند دمای مذاب قلع ۲۸۸ درجه سلسیوس را بدون جدایش لایه‌ها تحمل کند.
- مقاومت در برابر پدیده CAF: مقاومت در برابر مهاجرت رشته‌های آندی مس رسانا در امتداد الیاف شیشه بر اساس استاندارد IPC-TM-650 Method 2.6.25، که از اتصال کوتاه‌های پنهان میان ویاهای نزدیک جلوگیری می‌نماید.
جدول مقایسه گرید مواد پایه در بردهای مدار چاپی چندلایه
ویژگی‌های ترمومکانیکی گریدهای مختلف لمینت FR-4 در جدول مهندسی زیر خلاصه شده است:
| مشخصه فنی و حرارتی | استاندارد تجاری Standard-Tg | استاندارد صنعتی High-Tg (بردیفای) | لمینت پرسرعت Low-Loss (Mid-Loss) |
|---|---|---|---|
| دمای انتقال شیشه‌ای ($T_g$) | 130°C - 140°C | 170°C - 180°C (مانند IT-180A / S1000-2) | 180°C - 200°C (مانند Isola 370HR / Megtron) |
| دمای تجزیه حرارتی ($T_d$) | 300°C - 315°C | 340°C - 355°C | بیش از 360°C |
| انبساط حرارتی محور Z (قبل از Tg) | 50 - 60 ppm/°C | 35 - 45 ppm/°C | 30 - 40 ppm/°C |
| مقاومت دلامیناسیون ($T_{288}$) | کمتر از ۲ دقیقه | بیش از ۱۵ دقیقه | بیش از ۳۰ دقیقه |
| تانژانت تلفات دی‌الکتریک ($Df$) | 0.020 @ 1GHz | 0.015 - 0.018 @ 1GHz | کمتر از 0.008 @ 10GHz |
| مناسب برای بردهای ۱۰ لایه | به هیچ وجه توصیه نمی‌شود (ریسک بالا) | استاندارد بهینه صنعتی و تجاری | پروژه‌های مخابراتی RF بالای ۱۰ گیگاهرتز |
الزامات DFM و تلرانس‌های ساخت در بردهای مدار چاپی ۱۰ لایه
قوانین طراحی برای ساخت (DFM) در بردهای ۱۰ لایه شامل محدود کردن نسبت ابعادی سوراخ‌کاری (Aspect Ratio) به کمتر از ۸:۱، رعایت حداقل عرض حلقه مسی پد (Annular Ring) معادل ۴ میل در لایه‌های خارجی و ۲ میل در لایه‌های داخلی، و فاصله عقب‌نشینی مس از لبه برد به میزان حداقل ۲۰ میل است.
رعایت نکردن تلرانس‌های کارخانه‌ای در نرم‌افزارهای طراحی مدار چاپی (نظیر آلتیوم دیزاینر)، عامل اصلی ریجکت شدن فایل گربر یا تحویل بردهای معیوب است. در بردهای ۱۰ لایه، تلرانس‌های زیر قواعد بدون تغییر خط تولید هستند:
۱. نسبت ابعادی دریل (Aspect Ratio)
نسبت ابعادی از تقسیم ضخامت کل برد مدار چاپی بر قطر مته سوراخ‌کاری به دست می‌آید:
$$\text{Aspect Ratio} = \frac{\text{Board Thickness}}{\text{Drill Diameter}}$$
در یک برد ۱۰ لایه با ضخامت ۱٫۶ میلی‌متر (۶۳ میل)، اگر از مته ۰٫۲ میلی‌متری (۸ میل) استفاده کنید، نسبت ابعادی برابر با $1.6 / 0.2 = 8:1$ خواهد بود. این نسبت، مرز استاندارد فرآیند آبکاری الکترولیتی مس است. اگر مته را به ۰٫۱۵ میلی‌متر کاهش دهید، نسبت ابعادی به ۱۰٫۷:۱ می‌رسد که نیازمند خطوط پیشرفته آبکاری پالس معکوس و کنترل دقیق شیمیایی وان است؛ در غیر این صورت مس در مرکز سوراخ به درستی رسوب نکرده و دیواره ویا بسیار نازک و شکننده می‌شود.
۲. انولار رینگ (Annular Ring) و انطباق لایه‌ها
هنگام پرس ۱۰ لایه مختلف روی یکدیگر در فشار و دمای بالا، جابجایی میکرومتری لایه‌ها (Layer Misregistration) اجتناب‌ناپذیر است. طبق استاندارد IPC-6012:
- در بردهای کلاس ۲ صنعتی، حداقل عرض رینگ پد داخلی باید ۲ میل (۰٫۰۵ میلی‌متر) باشد تا در صورت جابجایی مته، سوراخ از لبه پد خارج نشود (Breakout مجاز تا ۹۰ درجه مشروط به حفظ حداقل اتصال).
- در بردهای کلاس ۳ با قابلیت اطمینان بالا، هرگونه فرار سوراخ از پد (۰٪ Breakout) اکیداً ممنوع بوده و عرض رینگ داخلی باید حداقل ۲ میل باقی بماند.
۳. عقب‌نشینی مس از لبه برد (Copper-to-Edge Clearance) و قانون 20-H
تمام صفحات مس گسترده زمین و تغذیه باید حداقل ۲۰ میل (۰٫۵ میلی‌متر) از لبه خط برش دوربری برد (Outline / V-Cut) فاصله داشته باشند. این فاصله از دو فاجعه جلوگیری می‌کند: نخست، آسیب دیدن و اتصال کوتاه لایه‌ها در حین برش با تیغ فرز دوربالا؛ دوم، تشعشع نویز در لبه‌های برد بر اساس قانون تجربی 20-H (عقب کشیدن صفحه توان به اندازه ۲۰ برابر فاصله آن از صفحه زمین جهت مهار شار الکترومغناطیسی فرار). برای جزئیات متالوگرافی و بررسی دقیق سوراخ‌ها، راهنمای تحلیل مقطع میکروسکوپی PCB بر اساس IPC-A-600 را بررسی فرمایید.
روان‌شناسی پیشگیری از زیان (Loss Aversion)؛ خسارات سنگین خطاهای استک‌آپ و ریسک کار با واسطه‌های سنتی
یک خطای کوچک در چیدمان استک‌آپ برد ۱۰ لایه، به معنای نابودی مستقیم ده‌ها تا صدها میلیون تومان هزینه قطعات SMD گران‌قیمت شامل FPGAها، چیپ‌های حافظه DDR و پردازنده‌ها، همراه با توقف ۳ تا ۶ ماهه پروژه در بازار رقابتی سال ۱۴۰۵ است.
طراحی یک سخت‌افزار مبتنی بر برد ۱۰ لایه معمولاً ثمره ماه‌ها تلاش تیم مهندسی نرم‌افزار، پردازش سیگنال و طراحی سخت‌افزار است. هزینه تهیه لیست قطعات (BOM) چنین بردهایی به راحتی به ده‌ها میلیون تومان برای هر شیت می‌رسد. حال تصور کنید برد تولیدی دارای یکی از عیوب زیر باشد:
- امپدانس محاسبه‌نشده: خط انتقال به جای ۵۰ اهم با امپدانس ۶۸ اهم تولید شده است. سیستم روشن می‌شود، اما در تبادل داده DDR با خطاهای رندوم بیتی مواجه شده و دستگاه هر چند ساعت ریستارت می‌شود. تیم نرم‌افزار هفته‌ها در کدهای فریمور به دنبال باگ نرم‌افزاری می‌گردد، غافل از اینکه خطای فیزیکی در استک‌آپ برد علت اصلی است!
- کمانش و تابیدگی در ریفلو: پایه‌های مرکزی پردازنده BGA به پدها وصل نشده و تلاش برای لحیم‌کاری دستی مجدد منجر به کنده شدن پدهای ظریف و سوختن برد می‌شود.
- اتصال کوتاه لایه‌های میانی: به دلیل پاکسازی نامناسب ضایعات رزین (Poor Desmear) حین دریل‌کاری، میان لایه‌های ۳ و ۴ اتصال کوتاه پنهان وجود دارد و با اعمال ولتاژ تغذیه، چیپست چند صد دلاری در کسری از ثانیه می‌سوزد.
ریسک‌های مرگبار سفارش برد به کارگاه‌های متفرقه و واسطه‌های سنتی بازار
متاسفانه برخی شرکت‌ها سفارش بردهای حساس ۱۰ لایه خود را به دلالان و واسطه‌های سنتی پاساژهای الکترونیک می‌سپارند. خطرات این رویکرد سنتی جبران‌ناپذیر است:
- نبود ابزار محاسبه دقیق استک‌آپ: واسطه‌ها هیچ درکی از مدل‌های شبیه‌سازی دی‌الکتریک ندارند و کار را به کارگاه‌هایی می‌سپارند که به جای ضخامت‌های استاندارد، از تکه‌لمینت‌های متفرقه انبار استفاده می‌کنند.
- نبود بررسی مهندسی DFM: فایل ارسالی بدون هیچ آنالیزی مستقیماً وارد تولید می‌شود و خطاهای نسبت ابعادی یا کلیرنس گزارش نمی‌گردند.
- فقدان شفافیت مالی و هزینه‌های پنهان: ابتدا قیمت پایینی اعلام می‌شود، اما در انتها مبالغ سنگینی بابت هزینه فیلم، تست فلایینگ پروب، کوپن امپدانس و فینیش طلا به مشتری تحمیل می‌گردد.
- عدم انجام تست‌های الکتریکی جامع: برای کاهش هزینه، تست ۱۰۰٪ پراب پروازی حذف شده و بردهایی با قطعی پنهان تحویل داده می‌شوند.
رویکرد پلتفرم بردیفای؛ مهندسی بدون ریسک و استعلام شفاف قیمت در سال ۱۴۰۵
پلتفرم بردیفای (bordify.ir) در سال ۱۴۰۵ با تکیه بر تحلیل دقیق مهندسی DFM پیش از تولید، متریال درجه‌یک High-Tg، سیستم قیمت‌گذاری آنلاین کاملاً تفکیک‌شده و اجرای ۱۰۰٪ تست پراب پروازی، تمام ریسک‌های تولید بردهای چندلایه را از میان برداشته است.
ما در بردیفای به این اصل باور داریم: «خرید و سفارش PCB؛ از فایل Gerber تا بردی که می‌توانید رویش حساب کنید.» شعار بنیادین ما «تحلیل دقیق. انتخاب مطمئن» است؛ زیرا اطمینان مهندس، حاصل محاسبات قطعی ریاضی و پایش فرآیند است، نه حدس و گمان‌های دلالان بازار.
ارزش‌های بی‌رقیب بردیفای برای پروژه‌های بردهای چندلایه شما:
- بررسی فنی پیش از تولید (DFM Pre-Flight Inspection): فایل‌های گربر ارسالی شما پیش از ورود به خط تولید، توسط الگوریتم‌های هوشمند و مهندسان باسابقه سخت‌افزار از نظر تقارن استک‌آپ، نسبت ابعادی سوراخ‌ها، فواصل رینگ مس و خطوط امپدانس بررسی می‌شوند. در صورت وجود کوچکترین ریسک تابیدگی یا ناپیوستگی، گزارش اصلاحی پیش از تولید به شما اعلام می‌گردد.
- محاسبه آنلاین و تفکیک‌شده قیمت: در بردیفای ریالی هزینه پنهان وجود ندارد. هزینه تولید برد مدار چاپی، گزینه‌های پوشش آبکاری طلا (ENIG)، تست الکتریکی و هزینه‌های بسته‌بندی در لحظه و به تفکیک روی صفحه سفارش نمایش داده می‌شود.
- متریال شناسنامه‌دار High-Tg FR-4: تضمین استفاده از لمینت‌های مقاوم به حرارت با دمای انتقال شیشه‌ای فراتر از ۱۷۰ درجه سلسیوس برای تمام بردهای چندلایه.
- تست پراب پروازی ۱۰۰٪ (Flying Probe Testing): تک‌تک بردهای تولیدی بدون استثنا تحت آزمون پیوستگی و عدم اتصال کوتاه قرار می‌گیرند تا حتی یک مدار باز میکروسکوپی به خط مونتاژ شما راه نیابد.
- تیم مهندسی واقعی: شما با یک واسطه ناآگاه گفتگو نمی‌کنید؛ کارشناسان مجرب طراحی سخت‌افزار بردیفای تا زمان تحویل ایمن محموله در کنار شما هستند.
چک‌لیست مهندسی طراحان سخت‌افزار پیش از سفارش برد مدار چاپی ۱۰ لایه
پیش از برون‌سپاری و بارگذاری فایل گربر برد ۱۰ لایه خود در سامانه بردیفای، چک‌لیست مهندسی زیر را با دقت کنترل فرمایید:
- بررسی تقارن استک‌آپ (Symmetry Check): توالی ضخامت لایه‌های مس و دی‌الکتریک نسبت به محور مرکزی استک‌آپ کاملاً متقارن باشد تا تابیدگی و کمانش برد به زیر ۰٫۷۵ درصد محدود شود.
- تخصیص صفحات مرجع مجاور: برای تمام خطوط استریپ‌لاین پرسرعت، حداقل یک صفحه زمین پیوسته و بدون شکاف در لایه مجاور وجود داشته باشد.
- کنترل ابعاد امپدانس (Impedance Geometries): عرض ترک‌های ۵۰ اهم و فواصل زوج‌های دیفرانسیل ۱۰۰ اهم بر اساس ضخامت دی‌الکتریک و ثابت Dk مدلسازی شده باشد.
- تعبیه ویاهای دوخت گراند (Ground Stitching): در محل تغییر لایه سیگنال‌های پرسرعت، ویاهای زمین در فاصله کمتر از ۱ میلی‌متر قرار داده شده باشند.
- عقب‌نشینی صفحات مس (Plane Pullback): صفحات زمین و تغذیه حداقل ۲۰ میل (۰٫۵ میلی‌متر) از لبه بیرونی برد عقب‌نشینی داشته باشند.
- کنترل نسبت ابعادی مته (Aspect Ratio): کوچکترین قطر مته مکانیکی نسبت به ضخامت ۱٫۶ میلی‌متری برد، نسبت ابعادی بزرگتر از ۸:۱ (مته کوچکتر از ۰٫۲ میلی‌متر) ایجاد نکند، مگر در صورت هماهنگی قبلی جهت استفاده از لیزرویا.
- حفظ حداقل انولار رینگ: عرض پدهای ویا به گونه‌ای تعریف شده باشد که حلقه مسی دور سوراخ در لایه‌های داخلی حداقل ۲ میل و در لایه‌های خارجی ۴ میل باقی بماند.
- انتخاب پوشش نهایی طلای غوطه‌وری (ENIG): برای بردهای ۱۰ لایه حاوی قطعات BGA و پکیج‌های ریز، پوشش نهایی ENIG بر اساس استاندارد IPC-4552B جهت تضمین سطح کاملاً مسطح انتخاب شود.