راهنمای جامع طراحی و مسیریابی PCIe در PCB؛ محاسبات امپدانس 85 اهم، چیدمان خازن AC و قواعد DFM در سال ۱۴۰۵

اصول بنیادین مسیریابی PCIe در PCB و الزامات امپدانس ۸۵ اهم

مسیریابی PCIe در PCB نیازمند رعایت دقیق امپدانس دیفرانسیل ۸۵ اهم با تلرانس حداکثر ۱۰± درصد بر اساس استاندارد رسمی PCI-SIG است تا از بازتاب سیگنال، بسته شدن چشم سیگنال (Eye Closure) و افت سرعت لینک جلوگیری شود. در سال ۱۴۰۵، با گسترش بردهای پردازش هوش مصنوعی لبه (Edge AI)، کریربردهای ماژول‌های کامپیوتری (مانند سری‌های Jetson و Raspberry Pi Compute Module) و رابط‌های حافظه فوق‌سریع NVMe، خطوط گذرگاه PCI Express از نسل ۳ (با نرخ ۸ گیگاترنسفر بر ثانیه) تا نسل ۴ (۱۶ GT/s) و نسل ۵ (۳۲ GT/s) به بخش جدایی‌ناپذیر بردهای الکترونیکی پیشرفته تبدیل شده‌اند. بر خلاف پروتکل‌های اترنت (که بر مبنای امپدانس ۱۰۰ اهم طراحی می‌شوند) یا USB (که امپدانس ۹۰ اهم را هدف قرار می‌دهد)، استاندارد PCI-SIG از نسل ۳ به بعد، امپدانس دیفرانسیل خطوط داده را مشخصاً بر روی ۸۵ اهم (۴۲٫۵ اهم Single-Ended) تنظیم کرده است. این تغییر استراتژیک به منظور تطبیق امپدانس بهینه با خازن پارازیتی پدها و اتصالات داخلی چیپ‌های سیلیکونی مدرن انجام شد تا ناپیوستگی امپدانسی در محل اتصال تراشه به حداقل برسد.

بسیاری از طراحان کم‌تجربه به اشتباه تمام زوج‌های تفاضلی برد را با قاعده ۱۰۰ اهم روت می‌کنند. این اشتباه مهندسی باعث بروز پدیده «تنزل پنهان لینک» (Silent Down-Training) می‌شود؛ جایی که برد در ظاهر روشن شده و کار می‌کند، اما کنترلر PCIe به دلیل نرخ خطای بالای بیتی (BER > 10^-12)، سرعت لینک را از Gen 4 یا Gen 3 به Gen 1 (تنها ۲٫۵ GT/s) تنزل می‌دهد. در نتیجه، یک شتاب‌دهنده گران‌قیمت یا حافظه فوق‌سریع عملاً با یک‌چهارم یا یک‌هشتم پهنای باند واقعی خود کار می‌کند، بدون آنکه هشداری در سیستم‌عامل ثبت شود. در پلتفرم بردیفای، فرآیند پیش از تولید شامل بررسی دقیق پشته لایه‌ها (Stackup) و شبیه‌سازی امپدانس خطوط است تا پیش از ساخت فیزیکی برد، از انطباق ۱۰۰ درصدی با الزامات ۸۵ اهم اطمینان حاصل گردد.

جدول مشخصات فنی و تلرانس‌های نسلی گذرگاه PCIe در طراحی مدار چاپی

طراحی موفق خطوط پرسرعت PCIe در مدار چاپی مستلزم هماهنگ‌سازی پهنای تراک، فاصله زوج‌ها، فرکانس نایکوئیست و تلرانس‌های مجاز طبق مشخصات لایه فیزیکی استاندارد PCI-SIG است. جدول مهندسی زیر، پارامترهای کلیدی نسل‌های مختلف PCIe را که هر طراح سخت‌افزار در محاسبات پشته لایه‌ها به آن‌ها نیاز دارد، خلاصه می‌کند:

نسل PCIe	نرخ انتقال داده (GT/s)	فرکانس نایکوئیست (GHz)	امپدانس دیفرانسیل استاندارد (Ω)	حداکثر Skew درون زوج (Intra-Pair)	حداکثر طول استاب ویا (Via Stub)	رده تلفات دی‌الکتریک پیشنهادی
PCIe Gen 1	2.5 GT/s	1.25 GHz	100 Ω ± 10%	< 5 mil (0.127 mm)	مجاز تا 80 mil	FR-4 استاندارد (Tg 140°C)
PCIe Gen 2	5.0 GT/s	2.50 GHz	100 Ω ± 10%	< 5 mil (0.127 mm)	مجاز تا 50 mil	FR-4 بهبودیافته (Tg 150°C)
PCIe Gen 3	8.0 GT/s	4.00 GHz	85 Ω ± 10%	< 5 mil (0.127 mm)	کمتر از 35 mil	Mid-Loss FR-4 (Tg ≥ 170°C)
PCIe Gen 4	16.0 GT/s	8.00 GHz	85 Ω ± 10%	< 2 mil (0.050 mm)	کمتر از 15 mil (نیاز به بک‌دریل)	Low-Loss (مانند IT-180A / Megtron)
PCIe Gen 5	32.0 GT/s	16.00 GHz	85 Ω ± 10%	< 1.5 mil (0.038 mm)	کمتر از 10 mil (بک‌دریل الزامی)	Ultra-Low-Loss یا لمینت هیبرید

نکته بسیار حیاتی که طبق الزامات IPC-2221B و گزارش‌های فنی تگزاس اینسترومنتس (TI SNLA426) باید رعایت شود، تفاوت امپدانس خطوط ساعت مرجع (REFCLK) با خطوط داده است. در حالی که خطوط انتقال داده (TX و RX) در PCIe Gen 3/4/5 باید امپدانس ۸۵ اهم داشته باشند، خط ساعت مرجع دیفرانسیل ۱۰۰ مگاهرتز همچنان باید با امپدانس دیفرانسیل ۱۰۰ اهم (۵۰ اهم تک‌سر) با جیتر کمتر از ۲۰۰ فمتوثانیه طراحی و روت شود.

قوانین تطبیق طول و تفاوت فاحش Skew درون‌زوجی در برابر بین‌زوجی

در پروتکل PCIe تطبیق طول درون یک زوج تفاضلی (Intra-Pair Skew) بی‌نهایت سخت‌گیرانه است، در حالی که تطبیق طول بین خطوط مختلف (Inter-Pair Skew) نیازمند هیچ‌گونه سیم‌کشی مارپیچی فشرده نیست. معماری لایه فیزیکی PCIe از مکانیزم بازیابی ساعت تعبیه‌شده (Clock and Data Recovery یا CDR) در هر لاین استفاده می‌کند؛ به این معنی که ساعت همراه داده درون سیگنال کدگذاری شده و بافرهای ورودی گیرنده قادرند اختلاف فاز بین کانال‌های مختلف (Lane-to-Lane Skew) را تا ده‌ها نانوثانیه (معادل چند اینچ اختلاف طول در مس) به صورت سخت‌افزاری جبران و همگام نمایند. بنابراین، صرف ساعت‌ها زمان برای هم‌طول کردن لاین Lane 0 با Lane 1 یا جفت TX با جفت RX، یک اتلاف وقت کامل در طراحی برد است و تنها مساحت مفید مدار را هدر می‌دهد.

در نقطه مقابل، اختلاف طول میان دو هادی مثبت و منفی یک زوج دیفرانسیل (P و N) باید اکیداً زیر ۵ میل (۰٫۱۲۷ میلی‌متر) و در نسل‌های ۴ و ۵ زیر ۲ میل (۰٫۰۵ میلی‌متر) حفظ شود. هرگونه عدم تقارن و Skew در این مقیاس، باعث تبدیل سیگنال دیفرانسیل به نویز مد مشترک (Common-Mode Noise)، تخریب تعادل سیگنال در فرکانس نایکوئیست و تضعیف شدید ایمنی الکترومغناطیسی (EMC) برد می‌شود. اگر خطوط مسیر پیچش‌ها یا قوس‌های هندسی دارند، جبران طول (Serpentine Delay Tuning) باید دقیقاً در همان نقطه ایجاد ناپیوستگی و در نزدیکی پین خروجی اعمال شود، نه در انتهای دورافتاده مسیر؛ زیرا تأخیر فاز ایجادشده در طول مسیر حرکت می‌کند و موج بازتابی ایجاد می‌نماید. برای آشنایی با اصول محاسباتی این فرآیند، مطالعه مقاله تطبیق طول و سیم‌کشی فرکانس بالا و راهنمای مسیریابی زوج تفاضلی PCB توصیه می‌شود.

جانمایی خازن‌های کوپلاژ AC و خطای فاجعه‌بار اثر خازنی پدها

خازن‌های کوپلاژ متناوب (AC Coupling Capacitors) در خطوط انتقال PCIe باید ظرفیتی بین ۷۵ تا ۲۶۰ نانوفاراد (معمولاً ۱۰۰ نانوفاراد یا ۲۲۰ نانوفاراد) داشته باشند و بر روی خطوط فرستنده (TX) قرار گیرند تا اختلاف ولتاژ مد مشترک DC میان دو تراشه را ایزوله کنند. طبق استاندارد PCI Express Card Electromechanical (CEM)، در کارت‌های الحاقی این خازن‌ها باید الزاماً روی سمت فرستنده کارت قرار گیرند. اما بزرگ‌ترین تله فیزیکی در چیدمان این قطعات، ابعاد پد قطعه SMD است. حتی در کوچک‌ترین پکیج‌های استاندارد مانند 0402 یا 0201، عرض پد لحیم‌کاری مس (حدود ۱۲ تا ۲۰ میل) بیش از دو تا سه برابر پهنای تراک میکرواستریپ ۸۵ اهم (که معمولاً ۵ تا ۷ میل است) خواهد بود.

این افزایش ناگهانی مساحت مس در بالای لایه زمین مرجع، باعث ایجاد یک خازن پارازیتی ناخواسته بزرگ در مسیر سیگنال می‌شود که امپدانس لحظه‌ای خط را از ۸۵ اهم به زیر ۶۵ اهم ساقط می‌کند. این ناپیوستگی عمیق، در لبه‌های تیز پالس در فرکانس‌های ۸ و ۱۶ گیگاهرتز بازتاب شدیدی تولید کرده و شکل موج را مخدوش می‌سازد.

راهکار مهندسی تخلیه لایه مرجع (Ground Voiding)

برای خنثی‌سازی این اثر ظرفیتی، مهندسان ارشد سخت‌افزار از تکنیک تخلیه مس لایه زیرین یا Ground Plane Voiding استفاده می‌کنند:

1. در لایه دقیقاً زیرین پدهای خازن (مثلاً لایه ۲ در برد ۴ یا ۶ لایه)، یک حفره بدون مس (Cutout / Void) به ابعاد پد به همراه ۱۵ تا ۲۰ میل حاشیه اضافه ایجاد می‌شود.
2. با حذف مس لایه ۲، خط میدان الکتریکی پد خازن به جای لایه ۲، به لایه زمین ۳ (Layer 3 GND) وصل می‌شود.
3. افزایش ضخامت دی‌الکتریک (فاصله عمودی پد تا زمین مرجع) ظرفیت پارازیتی را کاهش داده و امپدانس در ناحیه خازن را به طور پیوسته روی ۸۵ اهم تثبیت می‌کند.

عدم آگاهی از این تکنیک در کارگاه‌های سنتی باعث می‌شود که طراح ماه‌ها دلیل ناپایداری درایور NVMe یا پردازنده را در خطاهای نرم‌افزاری جستجو کند، در حالی که ریشه مشکل در بازتاب امپدانسی پد خازن روی لایه‌های داخلی برد است.

مسیر جریان برگشتی و ویاهای دوخت زمین (GND Stitching Vias)

جریان برگشتی فرکانس بالای سیگنال‌های تفاضلی PCIe بر خلاف تصور رایج از طریق زوج مکمل برنمی‌گردد، بلکه بیش از ۷۰ تا ۸۰ درصد میدان الکترومغناطیسی مستقیماً از طریق لایه زمین مرجع مجاور جاری می‌شود. در فرکانس‌های گیگاهرتزی، طبق اصل کمترین امپدانس (Minimum Impedance Path)، جریان برگشتی دقیقاً در لایه هادی زیرین رد سیگنال و با کمترین مساحت حلقه متمرکز می‌گردد. اگر خطوط PCIe ناچار به تغییر لایه از طریق ویا (Via) شوند، صفحه مرجع سیگنال نیز قطع می‌شود.

اگر این تغییر لایه بدون تدبیر رها شود، جریان برگشتی برای یافتن نزدیک‌ترین اتصال زمین سرگردان شده، مساحت حلقه القایی (Inductive Loop Area) صدها برابر افزایش می‌یابد و نتیجه آن، تخریب کامل نسبت سیگنال به نویز (SNR) و انتشار شدید امواج تداخلی EMI خواهد بود.

قوانین حیاتی تغییر لایه در خطوط پرسرعت PCIe:

• تعبیه ویاهای دوخت زمین (GND Stitching Vias): در کنار هر جفت ویای سیگنال PCIe، باید دو ویای زمین در فاصله کمتر از ۲۰ تا ۳۰ میل (۰٫۵ تا ۰٫۷۵ میلی‌متر) قرار داده شود تا اتصال مستقیم و کم‌امپدانس میان صفحات زمین لایه مبدأ و مقصد ایجاد شود.
• ممنوعیت عبور از شکاف‌های صفحه زمین (Split Planes): خطوط PCIe هرگز نباید از روی مرز شکستگی پلین‌ها، شکاف‌های تفکیک تغذیه یا پلین‌های قطع‌شده عبور کنند. عبور تراک از روی شکاف مس، شکستی غیرقابل جبران در امپدانس ایجاد می‌کند.
• ارجاع دائمی به صفحات زمین: در چیدمان پشته لایه‌ها در بردهای ۶ لایه و ۸ لایه (مطابق راهنمای پشته لایه‌های برد ۶ لایه و پشته لایه‌های برد ۸ لایه)، خطوط زوج تفاضلی باید ترجیحاً به صورت Stripline در لایه‌های میانی و محصور میان دو صفحه زمین یکپارچه روت شوند. برای درک عمیق‌تر جریان بازگشت، به مقاله تخصصی مسیر جریان برگشتی و زمین در PCB مراجعه فرمایید.

پدیده استاب ویا و ضرورت بک‌دریلینگ (Backdrilling) در نسل‌های ۴ و ۵

استاب ویا (Via Stub) به بخش اضافه و استفاده‌نشده استوانه آبکاری‌شده سوراخ متالیزه گفته می‌شود که مانند یک آنتن بازتابی تشدیدکننده یک‌چهارم طول موج عمل کرده و در فرکانس‌های بالای ۸ گیگاهرتز باعث افت شدید سیگنال (Insertion Loss Notch) می‌گردد. در بردهای معمولی دارای ضخامت ۱٫۶ میلی‌متر، هنگامی که سیگنال از لایه ۱ (Top) توسط یک ویای معمولی سرتاسری (Through-Hole) به لایه ۲ منتقل می‌شود، باقیمانده طول ویا از لایه ۲ تا لایه زیرین (لایه نهایی) بدون استفاده باقی می‌ماند. این ستون مسی اضافه، فرکانس رزونانس خازنی شدیدی ایجاد می‌کند. فرمول فرکانس تشدید استاب به شرح زیر است:

$$f_{stub} = \frac{c}{4 \cdot L_{stub} \cdot \sqrt{\varepsilon_{r,eff}}}$$

در نسل ۴ با فرکانس نایکوئیست ۸ گیگاهرتز و هارمونیک‌های آن تا ۲۴ گیگاهرتز، استابی با طول تنها ۳۰ میل (۰٫۷۶ میلی‌متر) می‌تواند باعث افت سیگنال به میزان بیش از ۱۵ دسی‌بل در باند فرکانسی کاری شود.

استانداردهای ساخت IPC-6012E و راهکار بک‌دریل بردیفای

برای مقابله با این پدیده فاجعه‌بار در طراحی‌های پرسرعت، دو رویکرد صنعتی استاندارد وجود دارد:

1. استفاده از میکروویاهای کور و مدفون (Blind/Buried Microvias): طبق استاندارد بردهای تراکم بالا (HDI)، لایه‌ها به صورت پله‌ای به هم متصل شده و هیچ استابی تشکیل نمی‌شود.
2. فرآیند سوراخ‌کاری کنترل‌شده با عمق دقیق یا بک‌دریلینگ (Controlled Depth Backdrilling): پس از آبکاری مس درون سوراخ‌ها، مته‌های با هدایت لیزری بخش اضافه استاب مسی را از پشت برد تا فاصله کمتر از ۱۰ میل (۰٫۲۵ میلی‌متر) از لایه اتصال بتراشند و خارج کنند.

در کارگاه‌های متفرقه سنتی بازار، امکان اجرای فرآیند بک‌دریلینگ با تلرانس کنترل‌شده وجود ندارد و سفارش‌های فرکانس بالا با شکست در آزمون‌های TDR و عملکردی مواجه می‌شوند. در مقابل، فرآیند تولید بردیفای مجهز به خطوط سوراخ‌کاری CNC پیشرفته با سیستم سنجش عمق دیجیتال است که استاب‌های ویا را مطابق با استاندارد IPC-6012E Class 3 تا تلرانس کمتر از ۸ میل مهار می‌کند. برای مطالعه جزئیات فرآیند حذف استاب، راهنمای بک‌دریلینگ و حذف استاب ویا در PCB را بررسی کنید.

اثر بافت شیشه (Fiber Weave Skew) و انتخاب لمینت در سال ۱۴۰۵

ناهمگنی دی‌الکتریک ناشی از تفاوت ضریب گذردهی الکتریکی بافت الیاف شیشه با رزین اپوکسی در لمینت‌های معمولی FR-4 می‌تواند باعث عدم تعادل فاز در زوج‌های تفاضلی تا بیش از ۳۰ پیکوثانیه بر اینچ شود. پارچه شیشه‌ای تقویت‌کننده در بردهای مدار چاپی از تار و پود فشرده شیشه (E-Glass با ضریب دی‌الکتریک $\varepsilon_r \approx 6.0$) تشکیل شده که فضاهای خالی میان آن‌ها با رزین اپوکسی (با $\varepsilon_r \approx 3.0$) پر شده است. اگر در مسیریابی مستقیم، یکی از تراک‌های زوج تفاضلی روی رشته نخ شیشه‌ای حرکت کند و تراک مجاور روی حوضچه رزین بیفتد، به دلیل تفاوت در سرعت انتشار موج ($v = \frac{c}{\sqrt{\varepsilon_r}}$)، سیگنال در تراک اول کندتر از تراک دوم حرکت خواهد کرد.

این پدیده که به عنوان Fiber Weave Skew شناخته می‌شود، در فرکانس‌های بالای ۴ گیگاهرتز الگوی چشمی سیگنال را کاملاً مسدود می‌کند.

راهکارهای مقابله با Skew ناشی از بافت شیشه:

1. مسیریابی زاویه‌دار (Zig-Zag / Angle Routing): ترسیم خطوط زوج تفاضلی با زاویه ۱۰ تا ۱۵ درجه نسبت به محور تار و پود فیبر (یا چرخاندن طرح در مرحله پنل‌بندی).
2. استفاده از لمینت‌های با بافت پخش‌شده (Spread Glass Fabric): انتخاب پارچه‌های الیاف تخت مانند 1067، 1078، 1086 یا 3313 بر اساس استاندارد IPC-4101 به جای بافت‌های سنتی باز (نظیر 106 یا 7628). در لمینت‌های بافت پخش‌شده، رشته‌های شیشه در مرحله تولید نورد شده و فضاهای رزینی کاملاً یکدست می‌گردند.
3. انتخاب متریال‌های High-Tg و Low-Loss: استفاده از فیبرهای پیشرفته نظیر Shengyi S1000-2M یا ITEQ IT-180A با فاکتور تلفات $\tan \delta \le 0.012$ در مقایسه با FR-4 معمولی که تلفات دی‌الکتریک را در طول مسیرهای طولانی به شدت کاهش می‌دهد.

انتخاب فینیش سطحی مناسب: ENIG در برابر HASL و اثر افت نیکل

در فرکانس‌های کاری گیگاهرتزی PCIe، فینیش سطحی قلع‌اندود سنتی (HASL) به دلیل نایکنواختی هندسی شدید و تغییر ضخامت تا چندین میکرون، امپدانس مشخصه را دچار نوسان شدید کرده و استفاده از آن اکیداً مردود است. در استانداردهای ساخت بردهای چندلایه مدرن، آبکاری طلای الکترولس نیکل-غوطه‌وری (ENIG) بر اساس استاندارد IPC-4552 الزامی است. لایه طلای نازک با ضخامت ۱ تا ۲ میکرو اینچ (۰٫۰۲۵ تا ۰٫۰۵ میکرون) از اکسیداسیون پدها محافظت کرده و لایه زیرین نیکل فسفر با ضخامت ۱۲۰ تا ۲۰۰ میکرو اینچ، سطحی کاملاً مسطح (Planar) برای قطعات SMD با گام ریز و کانکتورهای لبه‌ای (Card Edge) فراهم می‌سازد.

با این حال، در نسل‌های فوق‌سریع PCIe Gen 4 و Gen 5 (نایکوئست ۸ تا ۱۶ گیگاهرتز)، اثر پوستی (Skin Effect) باعث می‌شود عمق نفوذ جریان در مس به کمتر از ۰٫۷۴ میکرون برسد. در این فرکانس‌ها، خاصیت فرومغناطیسی لایه نیکل در ENIG می‌تواند باعث افزایش تلفات رسانایی (Conductor Loss) در خطوط سطحی بدون ماسک شود. بنابراین، توصیه اکید مهندسی در بردیفای این است که خطوط فوق‌سریع در لایه‌های درونی (Stripline) زیر پوشش مس خالص روت شوند، یا در صورت نیاز به استفاده از خطوط سطحی در نسل‌های ۵ به بعد، از فینیش‌های بدون نیکل مانند Immersion Silver (نقره غوطه‌وری طبق IPC-4554) یا OSP مرغوب استفاده شود.

تحلیل روان‌شناسی زیان (Loss Aversion): خطرات سفارش سنتی برد فرکانس بالا

ساخت بردهای فرکانس بالا و چندلایه PCIe از طریق واسطه‌ها و بازارهای سنتی الکترونیک به دلیل فقدان تحلیل پیش‌ساخت و تجهیزات اندازه‌گیری دقیق، ریسک‌های مالی و زمانی جبران‌ناپذیری برای تیم‌های سخت‌افزاری ایجاد می‌کند. در پروژه‌های صنعتی مبتنی بر پردازنده‌های FPGA، بردهای هوش مصنوعی و تجهیزات پردازش تصویر، ارزش چیپ‌ها و بردهای ماژولار نصب‌شده بر روی مدار چاپی معمولاً ده‌ها برابر هزینه خود فیبر خام است.

هزینه‌های پنهان و خسارات تحویل بردهای غیراستاندارد در رویکردهای سنتی شامل موارد زیر است:

• سوختن ماژول‌های پردازشی گران‌قیمت: اتصالی‌های میکروسکوپی در لایه‌های میانی یا تلرانس نامناسب ویاها می‌تواند پین‌های تغذیه و داده چیپ‌های حساس چندصد دلاری را به صورت آنی بسوزاند.
• تأخیرهای فرسایشی ورود به بازار (Time-to-Market Loss): کشف خطای امپدانسی پس از مونتاژ و در مرحله تست نهایی رخ می‌دهد؛ زمانی که عیب‌یابی آن نیازمند اسیلوسکوپ‌های پیشرفته و اتلاف هفته‌ها زمان است و در نهایت به بازطراحی (Respin) و سفارش مجدد منجر می‌شود.
• نبود کوپن‌های تست امپدانس (TDR Coupons): کارگاه‌های متفرقه سنتی برد را بدون کوپن تست تحویل می‌دهند و هیچ سندی دال بر انطباق امپدانس واقعی با فایل طراحی وجود ندارد.
• عدم شفافیت در قیمت‌گذاری: اعلام قیمت اولیه غیرواقعی و اضافه کردن هزینه‌های ناگهانی بابت تست الکتریکال، فیلم و زینک یا کنترل امپدانس در مراحل پایانی، برنامه‌ریزی مالی استارتاپ‌ها و شرکت‌های دانش‌بنیان را مختل می‌کند.

مزیت مهندسی بردیفای در تولید بردهای کنترل امپدانس و چندلایه

پلتفرم بردیفای به عنوان زنجیره هوشمند تولید و سفارش برد مدار چاپی، خطرات مهندسی و دغدغه‌های کیفی سفارش بردهای فرکانس بالا را از طریق فرآیندهای مدرن کنترل کیفیت مهار کرده است:

1. بررسی فنی مهندسی رایگان پیش از تولید (DFM Pre-Flight): فایل گربر مشتری پیش از ورود به خط تولید از نظر قوانین طراحی و خطاهای احتمالی بررسی می‌شود تا ریسک تولید به صفر برسد. کارشناسان بردیفای انطباق پشته لایه‌ها با ضخامت دی‌الکتریک، پهنای تراک‌های زوج تفاضلی و الزامات ۸۵ اهم را بازبینی می‌کنند.
2. محاسبه آنلاین و تفکیک‌شده قیمت: سیستم سفارش‌گیری بردیفای قیمت ساخت برد، گزینه‌های انتخابی (مانند فینیش سطحی ENIG، ضخامت مس، نوع متریال Tg150/Tg170) و هزینه ارسال را به صورت کاملاً شفاف و بدون ریالی هزینه پنهان ارائه می‌دهد.
3. کنترل کیفیت جامع و تست پراب پروازی (Flying Probe & TDR): تمامی بردهای چندلایه تحت تست ۱۰۰ درصدی پیوستگی الکتریکی (E-Test) قرار گرفته و کوپن‌های کنترل امپدانس مطابق با استاندارد IPC-TM-650 Method 2.5.5.7 ارزیابی می‌شوند.
4. تیم مهندسی واقعی: حضور کارشناسان مجرب در کنار سفارش، نه صرفاً یک واسطه مکانیزه؛ پاسخگویی سریع به دغدغه‌های طراحی و ارائه پیشنهادات بهینه‌سازی DFM جهت افزایش راندمان تولید.

چک‌لیست نهایی مهندسی قبل از خروجی گربر برای خطوط PCIe

پیش از ایجاد خروجی گربر (Gerber RS-274X یا Gerber X2) و بارگذاری در سامانه بردیفای، بازبینی چک‌لیست فنی زیر ضامن عملکرد بدون نقص برد شما در خطوط پرسرعت گذرگاه PCIe خواهد بود:

• بررسی امپدانس: خطوط داده تفاضلی روی امپدانس ۸۵ اهم با تلرانس حداکثر ۱۰± درصد و خط ساعت مرجع روی ۱۰۰ اهم تنظیم شده‌اند.
• تطبیق Skew درون زوج: اختلاف طول تراک مثبت و منفی در هر جفت زیر ۵ میل (در Gen 4 و Gen 5 زیر ۲ میل) است.
• فاصله تا سایر مسیرها (3W / 5W Rule): فاصله زوج تفاضلی تا خطوط سیگنال مجاور حداقل ۴ تا ۵ برابر ارتفاع تا لایه مرجع است تا از Cross-talk پیشگیری شود.
• حفره زیر خازن AC: در زیر پدهای خازن کوپلاژ متناوب 0402/0201، مس لایه زمین زیرین تخلیه شده تا اثر خازن پارازیتی خنثی گردد.
• ویاهای دوخت زمین: در تمام نقاط تغییر لایه، دو ویای زمین در فاصله کمتر از ۳۰ میل از ویای سیگنال قرار گرفته‌اند.
• حذف استاب ویا: لایه روت طوری انتخاب شده که استاب ویا به حداقل برسد یا درخواست فرآیند بک‌دریلینگ (Backdrilling) در مستندات فنی قید شده است.
• پیوستگی صفحه زمین: هیچ بخشی از خطوط PCIe از روی شکاف پلین، لبه بورد یا بریدگی‌های صفحه زمین عبور نمی‌کند.
• تطابق پشته لایه‌ها با فرمول سازنده: فایل لایه‌بندی به همراه ضخامت مس (1oz معادل ۳۵ میکرون) و مقدار دی‌الکتریک با جدول استاندارد بردیفای هماهنگ شده است.

برای کسب اطلاعات تکمیلی و آشنایی با قوانین ارسال سفارش، مطالعه راهنمای چک‌لیست فایل گربر قبل از ثبت سفارش و راهنمای کنترل امپدانس در PCB به شما دید کاملی خواهد داد.